整体的
电路
系统, 公司
ics9248-107
块 图解
频率 定时 发生器 为 pentium ii 系统
9248-107 reva - 5/21/01
管脚 配置
48-管脚 ssop
*120k ohm 拉-向上 至 vdd 在 表明 输入.
推荐 应用:
rcc chipset
输出 特性:
• 4 - cpus @ 2.5v, 向上 至 180mhz.
• 3 - ioapic @ 2.5v
• 3 - 3v66mhz @ 3.3v.
• 11 - pcis @ 3.3v
• 1 - 48mhz, @ 3.3v fixed
• 1 - 24/48mhz, @ 3.3v
特性:
• 向上 至 180mhz 频率 支持
• 使用 一个 零 延迟 缓存区 此类 作 这 ics9179-06 至
发生 sdram clocks.
• 支持 电源 管理: 电源 向下 模式
从 i
2
c 程序编制.
• 展开 spectrum 为 emi 控制
± 0.25% 中心 展开).
• 使用 外部 14.318mhz 结晶
• 5 - fs 管脚 为 频率 选择
关键 规格:
• cpu 输出 jitter: <250ps
• ioapic 输出 jitter: <500ps
• 48mhz, 3v66, pci 输出 jitter: <500ps
• ref 输出 jitter. <1000ps
• cpu 输出 skew: <175ps
• ioapic 输出 skew <250ps
• pci 输出 skew: <580ps
• 3v66 输出 skew <250ps
• cpu 至 3v66 输出 补偿: 0.8 - 1.8ns (典型值 = 1.3ns)
• cpu 至 pci 输出 补偿: 0.0 - 1.5ns (典型值 = 1.0ns)
• cpu 至 ioapic 输出 补偿: 1.5 - 4.0ns (典型值 = 2.0ns)
sel24_48#
PLL2
PLL1
展开
Spectrum
48MHz
24_48mhz
cpuclk (3:0)
ioapic (2:0)
pciclk (10:0)
pciclk_f
3v66 (2:0)
X1
X2
XTAL
OSC
CPU
DIVDER
IOAPIC
DIVDER
PCI
DIVDER
3V66
DIVDER
SDATA
SCLK
IC
2
fs(4:0)
PD#
控制
逻辑
config.
reg.
/ 2
ref(1:0)
{
GNDREF
REF0
*sel24_48#/ref1
VDDREF
X1
X2
GNDPCI
*fs0/pciclk_f
*fs1/pciclk1
VDDPCI
*fs2/pciclk2
*fs3/pciclk3
GNDPCI
PCICLK4
PCICLK5
VDDPCI
PCICLK6
PCICLK7
GNDPCI
PCICLK8
PCICLK9
PCICLK10
VDDPCI
PD#
ics9248-107
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDLAPIC
IOAPIC0
IOAPIC1
GNDLAPIC
IOAPIC2
VDDLCPU
CPUCLK0
GNDLCPU
CPUCLK1
VDDLCPU
CPUCLK2
CPUCLK3
GNDLCPU
VDD66
3v66_0
3v66_1
3v66_2
GND66
S数据
SCLK
VDD48
48mhz/fs4*
24_48mhz
GND48
{
I
C
2
ics reserves 这 正确的 至 制造 改变 在 这 设备 数据 identified 在
这个 发行 没有 更远 注意. ics advises 它的 客户 至
获得 这 最新的 版本 的 所有 设备 数据 至 核实 那 任何
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