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choose among 这 下列的 记忆 organizations:
IDT72V255LA 8,192 x 18
IDT72V265LA 16,384 x 18
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管脚-兼容 和 这 idt72v275/72v285 和 idt72v295/
72v2105 supersync fifos
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functionally 兼容 和 这 5 volt idt72255/72265 家族
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10ns 读/写 循环 时间 (6.5ns 进入 时间)
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fixed, 低 第一 文字 数据 latency 时间
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5v 输入 tolerant
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自动 电源 向下 降低 备用物品 电源 消耗量
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主控 重置 clears 全部 先进先出
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partial 重置 clears 数据, 但是 retains 可编程序的 settings
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retransmit 运作 和 fixed, 低 第一 文字 数据
latency 时间
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empty, 全部 和 half-全部 flags 信号 先进先出 状态
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可编程序的 almost-empty 和 almost-全部 flags, 各自 标记
能 default 至 一个 的 二 preselected 补偿
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程序 partial flags 用 也 串行 或者 并行的 意思
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选择 idt 标准 定时 (使用
EF
和
FF
flags) 或者 第一
文字 下降 通过 定时 (使用
或者
和
IR
flags)
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输出 使能 puts 数据 输出 在 高 阻抗 状态
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容易地 expandable 在 depth 和 宽度
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独立 读 和 写 clocks (准许 读 和
writing 同时发生地)
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有 在 这 64-管脚 薄的 四方形 flat 包装 (tqfp) 和 这 64-
管脚 slim 薄的 四方形 flat 包装 (stqfp)
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高-效能 submicron cmos 技术
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工业的 温度 范围 (–40°c 至 +85°c) 是 有
这 idt72v255la/72v265la 是 functionally 兼容 版本 的 这
idt72255/72265 设计 至 run 止 一个 3.3v 供应 为 非常 低 电源
消耗量. 这 idt72v255la/72v265la 是 exceptionally 深的, 高
速, cmos 第一-在-第一-输出 (先进先出) memories 和 clocked 读 和
写 控制. 这些 fifos 提供 numerous 改进 在 previous
supersync fifos, 包含 这 下列的:
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这 限制 的 这 频率 的 一个 时钟 输入 和 遵守 至 这 其它
有 被 移除. 这 频率 选择 管脚 (fs) 有 被 移除,
因此 它 是 非 变长 需要 至 选择 这个 的 这 二 时钟 输入, rclk
或者 wclk, 是 运动 在 这 高等级的 频率.
输入 寄存器
输出 寄存器
内存 排列
8,192 x 18
16,384 x 18
标记
逻辑
FF
/
IR
PAF
EF
/
或者
PAE
HF
读 pointer
读
控制
逻辑
写 控制
逻辑
写 pointer
重置
逻辑
WEN
WCLK
D
0
-d
17
LD
MRS
REN
RCLK
OE
Q
0
-q
17
补偿 寄存器
PRS
fwft/si
SEN
RT
4672 drw 01
IDT72V255LA
IDT72V265LA
3.3 volt cmos supersync fifo™
8,192 x 18
16,384 x 18
2001 整体的 设备 技术, inc
dsc-4672/1
这 idt 标志 是 一个 注册 商标 和 这 supersyncfifo 是 一个 商标 的 整体的 设备 技术, 公司
1
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