2.5v 或 3.3v 200-mhz 1:15 时钟 分布 buffer
CY29949
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07289 rev. *d 修订 十一月 6, 2003
特点
• 2.5v 或 3.3v 操作
• 200-mhz 时钟 支持
• lvpecl 或 lvcmos/lvttl 时钟 输入
• lvcmos-/lvttl-兼容 产出
• 15 时钟 产出: 驱动器 向上 至 30 时钟 线条
• 1x 和 1/2x 可配置 产出
• 输出 三态 控制
• 350 ps 最大值 输出到输出 偏斜
• 管脚 兼容 与 mpc949, mpc9449
• 可用 入点 商业 和 工业 温度 范围
• 52-管脚 tqfp 包装
描述
这 cy29949 是 一个 低电压 200-mhz 时钟 分布
缓冲区 与 这 能力 至 选择 要么 一个 差速器 lvpecl
或 lvcmos/lvttl 兼容 输入 时钟. 这些 时钟
来源 可以 是 已使用 至 提供 用于 测试一下 时钟 作为 井 作为 这
主要 系统 时钟. 全部 其他 控制 输入 是
lvcmos/lvttl 兼容. 这 15 产出 是 lvcmos 或
lvttl 兼容 和 可以 驱动器 50
Ω
系列 或 平行 termi-
nated 变速器 线条. 用于 系列 已终止 变速器
线条, 每个 输出 可以 驱动器 一个 或 两个 痕迹 给予 这 设备
一个 有效 扇出 的 1:30.
这 cy29949 是 有能力 的 生成 1x 和 1/2x 信号
从 一个 1x 来源. 这些 信号 是 已生成 和 已重新定时
内部 至 确保 最小 偏斜 之间 这 1x 和 1/2x
信号. 选择(一个:d) 输入 允许 灵活性 入点 正在选择 这 比率
的 1x to1/2x 产出.
这 cy29949 产出 可以 也 是 三态 通过 这
mr/oe# 输入. 当 mr/oe# 是 设置 高, 它 重置 这
内部 人字拖 和 三个国家 这 产出.
块 图表
管脚 配置
mr/oe#
tclk_选择
VDD
TCLK0
TCLK1
pecl_clk
pecl_clk#
pclk_选择
DSELA
DSELB
DSELC
DSELD
vss
nc
VDDC
QD4
vss
QD3
VDDC
QD2
vss
QD1
VDDC
QD0
vss
nc
nc
VDDC
QB2
vss
QB1
VDDC
QB0
vss
vss
QA1
VDDC
QA0
vss
nc
vss
QC0
VDDC
QC1
vss
QC2
VDDC
QC3
vss
vss
QD5
nc
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
14 15 16 17 18 19 20 21 22 23 24 25 26
52 51 50 49 48 47 46 45 44 43 42 41 40
CY29949
0
1
1
2
0
1
1
2
0
1
0
1
DSELA
DSELB
DSELC
DSELD
mr/oe#
1
2
1
2
0
1
0
1
2
3
4
6
qa(0:1)
qb(0:2)
qc(0:3)
qd(0:5)
pecl_选择
tclk_选择
pecl_clk
pecl_clk#
右
右
右
右
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