综合
电路
系统, 公司
ICS94229
第三 派对 品牌 和 姓名 是 这 财产 的 他们的 各自 业主.
块 图表
94229 rev - 05/31/01
功能
管脚 配置
48-管脚 300mil ssop
推荐 应用程序:
通过 kt266 风格 芯片组
输出 特点:
• 1 - 差速器 对 打开 排水管 cpu 时钟 @ 2.5v
• 1 - 差速器 对 推拉 cpu 时钟 @ 2.5v
• 11 - pci 包括 1 免费 正在运行 和 1 早期 @ 3.3v
• 1 - 48mhz, @ 3.3v 固定
• 1 - 24/48mhz @ 3.3v
• 3 - 参考 @ 3.3v, 14.318mhz.
特点:
• 可编程 输出 频率.
• 可编程 输出 上升/坠落 时间.
• 可编程 回转 和 偏斜 控制 用于 cpuclk,
pciclk, agp, 参考, 48mhz 和 24_48mhz.
• 真实 时间 系统 重置 输出.
• 传播 光谱 用于 emi 控制 通常
由 7db 至 8db, 与 可编程 传播 百分比.
• 看门狗 计时器 技术 至 重置 系统
如果 结束-时钟 原因 故障.
• 用途 外部 14.318mhz 水晶.
偏斜 规格:
•
cpu - cpu: &指示灯;175ps
• pci - pci: &指示灯;500ps
• cpu (早期 - pci: 最小=1.0ns, 最大值=2.0ns
• cpu 循环 至 循环 抖动: &指示灯;250ps
可编程 系统 时钟 芯片 用于 amd - k7™ 处理器
* 内部 上拉 电阻 的 120k 至 vdd
VDDREF
地
X1
X2
AVDD48
*fs2/48mhz
*fs3/24_48mhz
地
*wden/pciclk_f
*sel24_48#/pciclk0
PCICLK1
地
PCICLK2
PCICLK3
VDDPCI
PCICLK4
PCICLK5
PCICLK6
地
PCICLK7
PCILCK8
pciclk9_e?
VDDPCI
SRESET#
ref0/
ref1/fs1*
参考_f
比率
agp_stop#*
地
CPUCLKT0
CPUCLKC0
VDDL
cpuclk_cst0
cpuclk_csc0
地
cpu_stop#*
pci_stop#*
PD#*
AVDD
AGND
sdata
SCLK
地
AGP2
AGP1
AGP0
VDDAGP
FS0*
ICS94229
1
2
3
4
5
6
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8
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19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
sel24_48#
PLL2
PLL1
传播
光谱
48mhz (1:0)
24_48mhz
pciclk (8:0)
agp (2:0)
pciclk_f
参考_f
pciclk9_e?
SRESET#
比率
3
9
2
2
X1
X2
XTAL
osc
CPU
DIVDER
CPU
DIVDER
PCI
DIVDER
AGP
DIVDER
停止
停止
停止
停止
s数据
SCLK
fs (3:0)
PD#
pci_stop#
cpu_stop#
agp_stop#
控制
逻辑
配置.
注册.
/ 2
参考 (1:0)
CPUCLKT0
CPUCLKC0
cpuclk_cst0
cpuclk_csc0
3SF2sF1sF0sf
UPC
)zhm(
PGA
)zhm(
KLCICP
)zhm(
0000 33.33287.7788.83
0001 00.02233.3776.63
0010 00.01200.0700.53
0011 00.00276.6633.33
0100 00.09100.6700.83
0101 00.08100.2700.63
0110 00.07100.8600.43
0111 00.05100.5705.73
1000 00.04100.0700.53
100 1 00.02100.0600.03
10 10 00.01100.6600.33
10 11 76.6676.6633.33
1100 00.00276.6633.33
1101 76.66176.6633.33
1110 00.00176.6633.33
1111 33.33176.6633.33
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