MediaClock™
pdp 时钟 generat
或
CY24207
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07553 rev. *a 修订 july 31, 2003
特点
• 综合 锁相 回路 (pll)
• 低-抖动, 高精度 产出
• vcxo 与 模拟 调整
• 3.3v 操作
好处
• 内部 pll 与 向上 至 400-mhz 内部 操作
• 满足 关键 计时 要求 入点 复杂 系统
设计
• 大型 ±200-ppm 范围, 更好 线性度
• 启用 应用程序 兼容性
零件 号码 产出 输入 频率 输出 频率 范围
cy24207-1 4 27-mhz 水晶 输入 两个 副本 的 27-mhz 参考 时钟 输出, 两个 副本 的
54/53.946053/67.425/67.357642 mhz (频率 可选择)
cy24207-2 4 27-mhz 水晶 输入 两个 副本 的 27-mhz 参考 时钟 输出, 两个 副本 的
54/53.946053/67.425/68.400599 mhz (频率 可选择)
频率 选择 选项
oe FS1 FS0 clk1/clk2 (-1)
[1]
clk1/clk2 (-2)
[1]
refclk 1/2 单位
000 关 关 27 MHz
001 关 关 27 MHz
010 关 关 27 MHz
011 关 关 27 MHz
1 0 0 54 54 27 MHz
1 0 1 53.946053 (–1 ppm) 53.946053 (–1 ppm) 27 MHz
1 1 0 67.425 67.425 27 MHz
1 1 1 67.357642 (3.8 ppm) 68.400599(–8.8 ppm) 27 MHz
备注:
1. “off” = 输出 是 驱动 高.
块 图表
新
XOUT
输出
多路复用器
和
分隔器
PLL
osc.
CLK1
q
p
VCO
VDDL
AVSS
Φ
AVDD
vss
FS0
FS1
CLK2
REFCLK1
VSSL
VDD
16-管脚 tssop
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
vss
VSSL
FS0
新
XOUT
VDD
VCXO
AVSS
REFCLK1
oe
FS1
AVDD
VDDL
管脚 配置
CLK2
oe
VCXO
CLK1
24207-1,-2
REFCLK2
REFCLK2
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