一个-pll 时钟 发电机
CY26114
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
文件 #: 38-07098 rev. *a 修订 12月 14, 2002
特点 好处
• 综合 锁相 回路
内部 pll 与 向上 至 333 mhz 内部 操作
• 低 偏斜, 低 抖动, 高 准确度 产出
满足 关键 计时 要求 入点 复杂 系统 设计
• 3.3v 操作 与 2.5 v 输出 选项
启用 应用程序 兼容性
零件 号码 产出 输入 频率 输出 频率 范围
CY26114 4 25mhz 水晶 输入 2 副本 的 100mhz, 1 复制 的 50mhz,
1 复制 25/33/50/66mhz (频率 可选择)
clk4 频率 选择 选项
FS1 FS0 clk 4 单位
00 25 MHz
01 33 MHz
10 50 MHz
11 66 MHz
逻辑 块 图表
新
XOUT
输出
多路复用器
和
分隔器
PLL
osc.
100MHz
q
p
VCO
VDDL
AVSS
Φ
AVDD
vss
FS0
FS1
100MHz
50MHz
25/33/50/66mhz
VSSL
VDD
(频率 可选择)
16-管脚 tssop
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
vss
VSSL
FS1
新
XOUT
VDD
FS0
AVSS
n/c
CLK4
CLK3
AVDD
VDDL
n/c
管脚 配置
LCLK1
LCLK2
: 点此下载
