频率 发电机 用于 英特尔
®
综合 芯片组
CY28301
柏树 半导体 公司
•
3901 北 第一 街道
•
San Jose
•
ca 95134
•
408-943-2600
文件 #: 38-07011 rev. *c 修订 九月 24, 2002
特点
• 单独 芯片 ftg 解决方案 用于 英特尔
®
solano/810e/810
•
支持 smbus 字节 阅读/写 和 块 阅读/写
运营 至 简化 系统 bios 发展
•
供应商 id 和 修订 id 支持
•
最大化 emi 抑制 使用 柏树
’
s 传播
光谱 技术
•
低 抖动 和 紧紧地 受控 时钟 偏斜
•
两个 副本 的 cpu 时钟
•
十三 副本 的 sdram 时钟
•
八 副本 的 pci 时钟
•
一个 复制 的 同步 apic 时钟
•
三个 副本 的 66-mhz 产出
•
两个 副本 的 48-mhz 产出
•
一个 复制 的 14.31818-mhz 参考 时钟
钥匙 规格
cpu, sdram 产出 循环到循环 抖动: .............250 ps
apic, 48-mhz, 3v66, pci 产出
循环到循环 抖动: ...................................................500 ps
cpu, 3v66 输出 偏斜:............................................175 ps
sdram, apic, 48-mhz 输出 偏斜:........................250 ps
pci 输出 偏斜:........................................................ 500 ps
cpu 至 sdram 偏斜 (@ 133 mhz) .........................±0.5 ns
cpu 至 sdram 偏斜 (@ 100 mhz)..................4.5 至 5.5 ns
cpu 至 3v66 偏斜 (@ 66 mhz) ........................7.0 至 8.0 ns
3v66 至 pci 偏斜 (3v66 铅)...........................1.5 至 3.5 ns
pci 至 apic 偏斜 ......................................................±0.5 ns
vdd_参考
vdd_cpu
PCI1
XTAL
pll 参考 频率
pll 1
X2
X1
参考/fs1
pci3:7
48mhz/fs0
24_48mhz
PLL2
osc
vdd_48mhz
SMBus
SDATA
逻辑
SCLK
3v66_0:2
cpu0:1
APIC
分隔器,
延迟, 和
相位
控制
逻辑
3
vdd_3v66
2
sdram0:11,
13
PCI0
pci2/sel24_48mhz#*
/2
(fs0:4)
5
vdd_参考
X1
X2
地_参考
地_3v66
3v66_0
3v66_1
3v66_2
vdd_3v66
vdd_pci
PCI0
PCI1
pci2/sel24_48mhz#*
地_pci
PCI3
PCI4
PCI5
vdd_pci
PCI6
PCI7
地_pci
PD#*
SCLK
SDATA
CY28301
参考/fs1*
vdd_apic
APIC
vdd_cpu
CPU0
CPU1
地_cpu
地_sdram
SDRAM0
SDRAM1
SDRAM2
vdd_sdram
SDRAM3
SDRAM4
SDRAM5
地_sdram
SDRAM6
SDRAM7
sdram_f
vdd_sdram
地_48mhz
24_48mhz
48mhz/fs0*
vdd_48mhz
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
32
31
30
29
vdd_sdram
SDRAM11
SDRAM10
地_sdram
vdd_sdram
SDRAM8
SDRAM9
地_sdram
vdd_apic
sdram_f
vdd_sdram
vdd_pci
PD#
备注:
1. 内部 100k 上拉 电阻 目前 开启 输入 已标记 与 *. 设计
应该 不 依靠 仅 开启 内部 上拉 电阻 至 设置 我/o 针脚 高.
管脚 配置
[1]
块 图表
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