差速器 时钟 缓冲区/driver
ddr400- 和 ddr333-compliant
CY28351
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07370 rev. *b 修订 将 23, 2003
特点
• 支架 333-mhz 和 400-mhz ddr sdram
• 60- – 200-mhz 操作 频率
• 锁相 回路 (pll) 时钟 分布 用于 双
数据 费率 同步 dram 应用程序
• 分发 一个 时钟 输入 至 十 差速器 产出
• 外部 反馈 管脚 (fbin) 是 已使用 至 同步 这
产出 至 这 时钟 输入
• 符合 至 这 ddri 规格
• 传播 意识到 用于 电磁 干扰 (emi)
减少
• 48-管脚 ssop 包装
描述
这个 pll 时钟 缓冲区 是 设计 用于 2.5-v
dd
和 2.5-av
dd
操作 和 差速器 产出 级别.
这个 设备 是 一个 零 延迟 缓冲区 那 分发 一个 时钟 输入
(clkin) 至 十 差速器 对 的 时钟 产出 (yt[0:9],
yc[0:9]) 和 一个 反馈 时钟 输出 (fbout). 这 时钟
产出 是 单独 受控 由 这 串行 输入 sclk
和 sdata.
这 双线 串行 总线 可以 设置 每个 输出 时钟 对 (yt[0:9],
yc[0:9]) 至 这 嗨-z 州. 当 av
dd
是 接地, 这 pll 是
翻转 关 和 旁路 用于 这 测试一下 目的.
这 pll 入点 这个 设备 用途 这 输入 时钟 (clkin) 和 这
反馈 时钟 (fbin) 至 提供 高-业绩, 低-偏斜,
低抖动 输出 差速器 时钟.
块 图表 管脚 配置
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SCLK
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nc
VDDI
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AVSS
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YC5
YT5
VDDQ
YT6
YC6
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vss
YC7
YT7
VDDQ
SDATA
nc
FBIN
VDDQ
FBOUT
nc
vss
YC8
YT8
VDDQ
YT9
YC9
vss
CY28351
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YT5
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YT6
YC6
YT7
YC7
YT8
YC8
YT9
YC9
FBOUT
串行
接口
逻辑
PLL
FBIN
CLKIN
SDATA
SCLK
AVDD
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