1 的 2:4 差速器 时钟/数据 扇出 布菲右
CY2DP314
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-07550 rev.*e 修订 九月 27, 2004
特点
• 四 ecl/pecl 差速器 产出
• 一个 ecl/pecl 差速器 或 单端 输入
(clka)
• 一个 hstl 差速器 或 单端 输入 (clkb)
• 热-可交换/-insertable
• 50-ps 输出到输出 偏斜
• 150-ps 设备到设备 偏斜
• 400-ps 传播 延迟 (典型)
• 0.8-ps rms 期间 抖动 (最大值.)
• 1.5-ghz 操作 (2.7-ghz 最大值 切换
频率)
• pecl 和 hstl 模式 供应 范围: v
抄送
= 2.5v± 5% 至
3.3v±5% 与 v
ee
= 0v
• ecl 模式 供应 范围: v
e? e?
= –2.5v± 5% 至 –3.3v±5%
与 v
抄送
= 0v
• 工业 温度 范围: –40°c 至 85°c
• 20-管脚 ssop 包装
• 温度 补偿 喜欢 100k ecl
功能 描述
这 cy2dp314 是 一个 低-偏斜, 低 传播 延迟 2-至-4
差速器 扇出 缓冲区 有针对性的 至 满足 这 要求 的
高性能 时钟 和 数据 分布 应用程序. 这
设备 是 已实施 开启 sige 技术 和 有 一个 完全
差速器 内部 体系结构 那 是 优化 至 实现
低 信号 偏斜 在 操作 频率 的 向上 至 1.5 ghz (已满
秋千).
这 设备 特点 两个 差速器 输入 路径 那 是 多-
复合 内部. 这个 mux 是 受控 由 这 clk_选择 管脚.
这 cy2dp314 将 功能 不 仅 作为 一个 差速器 时钟
缓冲区 但是 也 作为 一个 信号电平 翻译器 和 扇出 开启 hstl
或 lvcmos /lvttl 单端 信号 至 四 ecl/pecl
差速器 荷载.
自 这 cy2dp314 介绍 可忽略不计 抖动 至 这 计时
预算, 它 是 这 理想 选择用于 分发 高 频率,
高 精度 时钟 跨越 背面-飞机 和 板 入点
通信 系统s. 此外, 高级 电路
设计 方案, 这样的 作为 内部 温度 补偿,
确保 那 这 cy2dp314 delivers 一致 业绩
结束 各种 platforms.
块 图表
管脚 配置
20
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10
CY2DP314
20 管脚 ssop
VCC
Q0
Q0#
Q1
Q1#
Q2
Q2#
Q3
Q3#
VCC
VCC
nc
VCC
clk_选择
CLKA
CLKA#
CLKB
CLKB#
VEE
VCC
Q0
Q0#
Q1
Q1#
Q2
Q2#
Q3
Q3#
VEE
VEE
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CLKA
CLKA#
CLKB
CLKB#
clk_选择
VEE
VCC
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