ics650-12
mpeg 时钟 synthesizer
mds 650-12 一个
1
修订 113000
整体的 电路 系统, 公司 • 525 race 街道 • san jose •ca•95126• (408) 295-9800tel • www.icst.com
这 ics650-12 是 一个 低 费用, 低 jitter, 高
效能 时钟 synthesizer 设计 至
生产 fixed 时钟 输出 的 13.5 mhz 和
27.0 mhz 和 四 可选择的 时钟 输出 的 二
处理器 clocks (pclk1 和 pclk2), 音频的
时钟 (aclk), 和 communications 时钟
(cclk). 使用 我们的 专利的 相似物 阶段-
锁 循环 (pll) 技巧, 这 设备 使用 一个
27.0 mhz 时钟 或者 基本的 结晶 输入 至
生产 clocks 完美的 为 数字的 video/mpeg-
为基础 产品.
块 图解
描述 特性
• packaged 在 20 管脚 tiny ssop (qsop)
• 输入 频率 的 27.0 mhz
• 零 ppm 综合 错误 在 输出 clocks
• 提供 fixed 13.5 mhz 和 27.0 mhz.
也 提供 二 可选择的 处理器 clocks,
一个 音频的 时钟, 和 一个 communications 时钟
• 完美的 为 数字的 video/mpeg-为基础 产品
• 3.3 v 或者 5.0 v 运行 电压
• 全部 碎片 powers 向下 (当 cs1=cs0=0)
13.5 mhz
输入
缓存区/结晶
振荡器
时钟
综合
和
控制
电路系统
输出
缓存区
输出
缓存区
输出
缓存区
27.0 mhz
输出
缓存区
输出
缓存区
cs1:0
27.0 mhz
结晶 或者
时钟
PCLK2
ACLK
CCLK
as2:0
ps2:0
输出
缓存区
PCLK1
÷ 2
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