整体的
电路
系统, 公司
ICS93725
0606a—08/01/03
块 图解
ddr 和 sdram 零 延迟 缓存区
管脚 配置
48-管脚 ssop
推荐 应用:
ddr &放大; sdram 零 延迟 缓存区 为 sis 635/640/645/
650 &放大; 735/740/746 样式 chipsets.
产品 描述/特性:
• 低 skew, 零 延迟 缓存区
• 1 至 13 sdram pc133 时钟 分发
• 1 至 6 pairs 的 ddr 时钟 分发
•I
2
c 为 函数的 和 输出 控制
• 独立的 反馈 path 为 两个都 记忆 模式 至
调整 同步.
• 支持 向上 至 2 ddr dimms 或者 3 sdram dimms
• 频率 支持 为 向上 至 200mhz
• 单独的 i
2
c 时钟 停止 为 电源 mananagement
• cmos 水平的 控制 信号 输入
切换 特性:
• 输出 - 输出 skew: <100ps
• 输出 上升 和 下降 时间 为 ddr 输出: 550ps -
1150ps
• 职责 循环: 47% - 53%
*internal 拉-向上 电阻 的 120k 至 vdd
符合实际
EDOM84NIP
DDV
5.2_3.3
RDD
edoM
1=rdd_leSV5.2
ds/rdd
edoM
0=rdd_leSV3.3
vdd3.3
SDRAM0
SDRAM1
SDRAM2
SDRAM3
地
vdd3.3
SDRAM4
SDRAM5
缓存区_在
SDRAM6
SDRAM7
地
vdd3.3
SDRAM8
SDRAM9
SDRAM10
SDRAM11
地
vdd3.3
SDRAM12
sdfb_输出
sdfb_在
地
sel_ddr*
ddrfb_在
ddrfb_输出
vdd2.5
DDRT5
DDRC5
DDRT4
DDRC4
地
vdd2.5
DDRT3
DDRC3
DDRT2
DDRC2
地
vdd2.5
DDRT1
DDRC1
DDRT0
DDRC0
地
vdd2.5
SCLK
SDATA
ICS93725
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
sel_ddr*
PLL1
sdram (12:0)
ddrfb_输出
sdramfb_输出
缓存区_在
sdramfb_在
ddrfb_在
SDATA
SCLK
控制
逻辑
config.
reg.
3
3
ddrt (5:0)
ddrcc (5:0)
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