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资料编号:990041
 
资料名称:ICS9248YF-189-T
 
文件大小: 236K
   
说明
 
介绍:
AMD - K7⑩ Clock Generator for Mobile System
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
整体的
电路
系统, 公司
ics9248-189
第三 群 brands 和 names 是 这 所有物 的 它们的 各自的 所有权人.
块 图解
9248-189 rev - 08/10/01
进步 信息
进步 信息 documents 包含 信息 在 产品
在 这 formative 或者 设计 阶段 开发. 典型的 数据 和
其它 规格 是 设计 goals. ics reserves 这 正确的 至 改变 或者
停止 这些 产品 没有 注意.
符合实际
管脚 配置
48-管脚 300mil ssop &放大; 240mil tssop
通过 k7/kn/kx-133 样式 chipset
输出 特性:
1 - 差别的 一双 打开 流 cpu clocks
1 - cpu 时钟 @ 3.3v
7 - sdram @ 3.3v
8 - pci @ 3.3v,
1 - 48mhz, @ 3.3v fixed
1 - 24/48mhz @ 3.3v
3 - ref @ 3.3v, 14.318mhz.
特性:
向上 至 166mhz 频率 支持
支持 电源 管理 通过 硬件 选择 cpu
停止, 时钟 停止, pci 停止, 和 sdram 停止
支持 电源 管理 通过 i
2
c programing
展开 spectrum 为 emi 控制
(± 0.25% 至 ± 0.06% 中心, 或者 0 至 -0.5% 或者 -1.0% 向下
展开)
使用 外部 14.318mhz 结晶
关键 规格:
cpu - cpu skew: <175ps
cpu - sdram skew: ±125ps
cpu - pci skew: ±100ps
pci - pci skew: <500ps
amd - k7
时钟 发生器 为 mobile 系统
* 内部的 拉-向上 电阻 的 120k 至 vdd
1
这些 输出 有 翻倍 力量 至 驱动 2 负载.
2
这些 输出 能 是 设置 至 1x 或者 1.5x 力量
通过 i
2
C
VDDREF
X1
X2
*fs2/pciclk_f
*fs1/pciclk0
VDDPCI
PCICLK1
PCICLK2
PCICLK3
PCICLK4
PCICLK5
VDDPCI
PCICLK6
*sdram_stop#
*pci_stop#
缓存区_在
AVDD
*fs0/48mhz
*sel24_48#/24_48mhz
VDD48
REF0
REF
ref2/fs3
VDD
cpuclk_cs
CPUCLKT0
CPUCLKC0
cpu_stop#*
clk_stop#*/
SDRAM0
SDRAM1
VDDSDR
SDRAM2
SDRAM3
VDDSDR
SDRAM4
SDRAM5
sdram_f
SCLK
SDATA
1
2
2
1
*
PD#
ics9248-189
1
2
3
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5
6
7
8
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20
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24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
2SF1SF0SFUPCICPegatnecrePdaerpS
000 00.00133.33daerpsretnec%53.0-/+
001 33.33133.33daerpsretnec%53.0-/+
010 00.00133.33daerpsnwod%5.0-ot0
011 33.33133.33daerpsnwod%5.0-ot0
100 00.00133.33daerpsretnec%6.0-/+
10 1 33.33133.33daerpsretnec%6.0-/+
110 00.00133.33daerpSoN
111 33.33133.33daerpSoN
sel24_48#
S数据
SCLK
fs (3:0)
PD#
cpu_stop#
clk_stop#
pci_stop#
sdram_stop#
缓存区_在
PLL2
PLL1
展开
Spectrum
48MHz
24_48mhz
sdram (5:0)
pciclk (6:0)
pciclk_f
sdram_f
cpuclk_cs
X1
X2
XTAL
OSC
CPU
DIVDER
PCI
DIVDER
停止
停止
停止
控制
逻辑
config.
reg.
/ 2
ref (2:0)
SDRAM
分隔物
7
3
6
CPUCLKT0
CPUCLKC0
电源 groups
vdd48 = 48mhz, fixed pll
vdda = vdd 为 核心 pll
vddref = ref, xtal
便条: 为 一个 完全 符合实际 表格 请 看 表格 在
页 3.
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