综合
电路
系统, 公司
ICS93722
0539e—07/18/03
块 图表
低 成本 ddr 相位 锁 回路 零 延迟 缓冲区
管脚 配置
28-管脚 ssop
推荐 应用程序:
ddr 零 延迟 时钟 缓冲区
产品 描述/特点:
• 低 偏斜, 低 抖动 pll 时钟 驾驶员
•I
2
c 用于 功能 和 输出 控制
• 反馈 针脚 用于 输入 至 输出 同步
• 传播 光谱 宽容 输入
• 3.3v 宽容 clk_智力 输入
开关 特性:
• 峰值 - 峰值 抖动 (66mhz): &指示灯;120ps
• 峰值 - 峰值 抖动 (>100mhz): &指示灯;75ps
• 循环 - 循环 抖动 (66mhz):&指示灯;110ps
• 循环 - 循环 抖动 (>100mhz):&指示灯;65ps
• 输出 - 输出 偏斜: &指示灯;100ps
• 输出 上升 和 坠落 时间: 650ps - 950ps
• 职责 循环: 49.5% - 50.5%
功能
fb_智力
clk_intclk_智力
SCLKSCLK
sdata
ControlControl
逻辑
fb_outt
CLKT0
CLKT1
CLKT2
CLKT3
CLKT4
CLKT5
CLKC0
CLKC1
CLKC2
CLKC3
CLKC4
CLKC5
PLL
stupn是TUPTUO
etatSLLP
DDV在ni_klctKL抄送KLcttuo_高炉
v5.2
)mon(
LLHL no
v5.2
)mon(
HHLH no
v5.2
)mon(
zHM02&指示灯;zzzffo
CLKC0
CLKT0
VDD
CLKT1
CLKC1
地
SCLK
clk_智力
n/c
VDDA
地
VDD
CLKT2
CLKC2
地
CLKC5
CLKT5
CLKC4
CLKT4
VDD
SDATA
n/c
fb_智力
fb_outt
n/c
CLKT3
CLKC3
地
ICS93722
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