整体的
电路
系统, 公司
ICS93735
0579e—08/06/03
块 图解
ddr 阶段 锁 循环 零 延迟 时钟 缓存区
管脚 配置
48-管脚 ssop
推荐 应用:
ddr 零 延迟 时钟 缓存区
产品 描述/特性:
• 低 skew, 低 jitter pll 时钟 驱动器
• 最大值 频率 supported = 266mhz (ddr 533)
•I
2
c 为 函数的 和 输出 控制
• 反馈 管脚 为 输入 至 输出 同步
• 展开 spectrum tolerant 输入
• 3.3v tolerant clk_int 输入
切换 特性:
• 循环 - 循环 jitter (66mhz): <120ps
• 循环 - 循环 jitter (>100mhz): <65ps
• 循环 - 循环 jitter (>200mhz): <75ps
• 输出 - 输出 skew: <100ps
• 输出 上升 和 下降 时间: 500ps - 700ps
• 职责 循环: 49.5% - 50.5%
符合实际
fb_int
clk_int
PLL
SCLK
S 数据
控制
逻辑
fb_outt
CLKT0
CLKT1
CLKT2
CLKT3
CLKT4
CLKT5
CLKT6
CLKT7
CLKT8
CLKT9
CLKC0
CLKC1
CLKC2
CLKC3
CLKC4
CLKC5
CLKC6
CLKC7
CLKC8
CLKC9
AVDD clk_int CLKT CLKC fb_outt
2.5v (nom) L L H L 在
2.5v (nom) H H L H 在
2.5v (nom) < 补偿 freq* 补偿 freq* 补偿 freq* 补偿 freq* 止
地 L L H L B
ypassed/止
地 H H L H 绕过/止
* 这 补偿 频率 是 ~ 20 mhz, varying somewhat 从 部分 至 部分.
输入 输出
pll 状态