整体的
电路
系统, 公司
ICS94203
94203 rev b 02/13/01
管脚 配置
推荐 应用:
810/810e 和 solano (815) 类型 chipset
输出 特性:
• 2 - cpus @ 2.5v
• 13 - sdram @ 3.3v
• 3 - 3v66 @ 3.3v
• 7 - pci @3.3v
• 1 - 24/48mhz@ 3.3v
• 1 - 48mhz @ 3.3v fixed
• 1 - ref @3.3v, 14.318mhz
特性:
• 可编程序的 输出 频率
• 齿轮 比率 改变 发现
• real 时间 系统 重置 输出
• 展开 spectrum 为 emi 控制
和 可编程序的 展开 percentage
• 看门狗 计时器 技术 至 重置 系统
如果 在-clocking 导致 运转.
• 支持 电源 管理 通过 pd#.
• 使用 外部 14.318mhz 结晶
• fs 管脚 为 频率 选择
关键 规格:
• cpu 输出 jitter: <250ps
• ioapic 输出 jitter: <500ps
• 48mhz, 3v66, pci 输出 jitter: <500ps
• cpu 输出 skew: <175ps
• pci 输出 skew: <500ps
• 3v66 输出 skew <175ps
• 为 组 skew 定时, 请 谈及 至 这
组 定时 relationship 表格.
可编程序的 系统 频率 发生器 为 p
II
/
III
™
56-管脚 300 mil ssop
1. 这些 管脚 将 有 1.5 至 2x 驱动 力量.
* 120k ohm 拉-向上 至 vdd 在 表明 输入.
VDDA
GNDA
X1
X2
GND3V66
VDD3V66
3v66-0
3v66-1
3v66-2
VDDPCI
GNDPCI
*fs0/pciclk0
*fs1/pciclk1
*sel24_48#/pciclk2
GNDPCI
VDDPCI
PCICLK3
PCICLK4
PCICLK5
PCICLK6
比率_0
PD#
SCLK
SDATA
VDD48
GND48
*fs2/24_48mhz
*fs3/48mhz
1
1
1
1
ref/fs4*
VDDLAPIC
IOAPIC0
VDDLCPU
GNDLCPU
CPUCLK0
CPUCLK1
GNDSDR
VDDSDR
SDRAM0
SDRAM1
SDRAM2
SDRAM3
VDDSDR
GNDSDR
SDRAM4
SDRAM5
SDRAM6
SDRAM7
sdram_f
GNDSDR
VDDSDR
SDRAM8
SDRAM9
SDRAM10
SDRAM11
RESET#
比率_1
1
1
ICS94203
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
块 图解
PLL2
PLL1
展开
Spectrum
48MHz
24_48mhz
cpuclk (1:0)
2
12
7
3
sdram (11:0)
IOAPIC
pciclk (6:0)
sdram_f
3v66 (2:0)
RESET#
比率_0
比率_1
X1
X2
XTAL
OSC
CPU
DIVDER
SDRAM
DIVDER
IOAPIC
DIVDER
PCI
DIVDER
3V66
DIVDER
fs(4:0)
PD#
sel24_48#
S数据
SCLK
控制
逻辑
config.
reg.
/ 2
REF
电源 groups
vdda, gnda = 核心 pll, xtal
vdd48, gnd48 = 48mhz, fixed pll
ics reserves 这 正确的 至 制造 改变 在 这 设备 数据 identified 在
这个 发行 没有 更远 注意. ics advises 它的 客户 至
获得 这 最新的 版本 的 所有 设备 数据 至 核实 那 任何
信息 正在 relied 在之上 用 这 客户 是 电流 和 精确.
: 点此下载
