整体的
电路
系统, 公司
ICS97U877
0792a—04/15/04
块 图解
1.8v 宽范围频率时钟驱动器
管脚 配置
40-管脚 mlf
推荐 应用:
• ddr2 记忆 modules / 零 延迟 板 风扇 输出
• 提供 完全 ddr dimm 逻辑 解决方案 和
ICSSSTU32864
产品 描述/特性:
• 低 skew, 低 jitter pll 时钟 驱动器
• 1 至 10 差别的 时钟 分发 (sstl_18)
• 反馈 管脚 为 输入 至 输出 同步
• 展开 spectrum tolerant 输入
• 自动 pd 当 输入 信号 是 在 一个 certain 逻辑 状态
切换 特性:
• 时期 jitter: 40ps
• half-时期 jitter: 60ps
• 循环 - 循环 jitter 40ps
• 输出 - 输出 skew: 40ps
一个
B
123456
C
D
E
F
G
H
J
K
VDDQ
CLKC2
CLKT2
clk_int
clk_inc
VDDQ
AGND
AVDD
VDDQ
地
CLKC7
CLKT7
VDDQ
fb_int
fb_inc
fb_outc
fb_outt
VDDQ
OE
OS
CLKT3
CLKC3
CLKC4
CLKT4
VDDQ
CLKT9
CLKC9
CLKC8
CLKT8
VDDQ
CLKC1
CLKT1
CLKT0
CLKC0
VDDQ
CLKC5
CLKT5
CLKT6
CLKC6
VDDQ
1
10
11 20
21
31
30
40
ICS97U877
52-球 bga
顶 视图
CLKT0
CLKC0
CLKT1
CLKC1
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT5
CLKC5
CLKT6
CLKC6
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
fb_outt
fb_outc
AV
DD
fb_int
clk_int
clk_inc
fb_inc
PLL
Powerdown
控制 和
测试 逻辑
OE
ld* 或者 oe
pll 绕过
LD*
ld*, os 或者 o
E
OS
地
10k-100
k
* 这 逻辑 发现 (ld) powers 向下 这 设备 当 一个
逻辑 低 是 应用 至 两个都 clk_int 和 clk_inc.
12345 6
一个
CLKT1 CLKT0 CLKC0 CLKC5 CLKT5 CLKT6
B
CLKC1 地 地 地 地 CLKC6
C CLKC2 地 NB NB 地 CLKC7
D
CLKT2 VDDQ VDDQ VDDQ OS CLKT7
E
clk_int VDDQ NB NB VDDQ fb_int
F
clk_inc VDDQ NB NB OE fb_inc
G
AGND VDDQ VDDQ VDDQ VDDQ fb_outc
H
AVDD 地 NB NB 地 fb_outt
J
CLKT3 地 地 地 地 CLKT8
K
CLKC3 CLKC4 CLKT4 CLKT9 CLKC9 CLKC8
: 点此下载
