差别的 时钟 缓存区/驱动r
CY2SSTV855
Cypress 半导体 公司
• 198 champion court • San Jose
,
ca 95134-1709 • 408-943-2600
文档 #: 38-07459 rev. *e 修订 october 5, 2005
特性
• 阶段-锁 循环 (pll) clock 分发 为 翻倍
数据 比率 同步的 dram 产品
• 1:5 差别的 输出
• 外部 反馈 管脚 (fbint, fbinc) 是 使用 至
同步 这 输出 至 这 时钟 输入
• sscg: 展开 aware™ 为 电磁的
干扰 (emi) 减少
• 28-管脚 tssop 包装
• 遵从 至 电子元件工业联合会 ddr 规格
函数的 描述
这 cy2sstv855 是 一个 高-效能, 非常-低-skew,
非常-低-jitter 零-延迟 缓存区 那 distributes 一个 差别的
时钟 输入 一双 (sstl_2) 至 四 差别的 (sstl_2) pairs 的
时钟 输出 和 一个 差别的 一双 的 反馈 时钟
输出. 在 支持 的 低 电源 (所需的)东西, 当
电源-向下 是 高, 这 输出 转变 在 阶段 和
频率 和 这 输入 时钟. 当 电源-向下 是 低, 所有
输出 是 无能 至 一个 高-阻抗 状态 和 这 pll 是
shut 向下.
这 设备 支持 一个 低-频率 电源-向下 模式.
当 这 输入 是 < 20 mhz, 这 pll 是 无能 和 这
输出 是 放 在 这 hi-z 状态. 当 这 输入 频率 是
> 20 mhz, 这 pll 和 输出 是 使能.
当 avdd 是 系 至 地面, 这 pll 是 转变 止 和
绕过 和 这 输入 涉及 时钟 gated 至 这 输出.
这 cypress cy2sstv855 是 展开 知道 和 支持
追踪 的 展开 spectrum 时钟 输入 至 减少 emi
块 图解
管脚 配置
28-管脚 tssop
1
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地
YT3
VDDQ
FBOUTT
YT2
YC2
地
VDDQ
FBOUTC
YC3
VDDQ
PWRDWN
FBINT
FBINC
地
YT0
VDDQ
AGND
YT1
YC1
地
VDDQ
AVDD
YC0
VDDQ
地
CLKINT
CLKINC
CY2SSTV855
FBOUTT
FBOUTC
YT0
YC0
YC3
YT3
PLL
PWRDWN
YC2
YT2
YT1
YC1
Powerdown
和 测试
逻辑
AVDD
CLKINT
CLKINC
FBINT
FBINC
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