ug2 序列
rev.l
–
27 april, 2001
1
描述
这 ug2 序列 的 ulcs 是 好 suited 为 转换 的
中等- 至-大 sized cplds 和 fpgas. 设备 是
执行 在 高-效能 cmos 技术
和 0.5-
µ
m (描绘) 频道 长度, 和 是 有能力 的
支承的 flip-flop toggle 比率 的 625 mhz 在 5v 和
360 mhz 在 3.3v, 运行 时钟 发生率 向上 至 150
mhz 和 输入 至 输出 延迟 作 快 作 5 ns, 200 ps 在
5v.
这 architecture 的 这 ug2 序列 准许 为 效率高的
转换 的 许多 pld architecture 和 fpga 设备
类型 和 高等级的 io 计数. 一个 紧凑的 内存 cell, along
和 这 大 号码 的 有 门 准许 这
implementation 的 内存 在 fpga architectures 那
支持 这个 特性, 作 好 作 jtag boundary-scan 和
scan-path 测试.
转换 至 这 ug2 序列 的 ulc 能 提供 一个
重大的 减少 在 运行 电源 当
对照的 至 这 原来的 pld 或者 fpga. 这个 是
特别 真实 当 对照的 至 许多 pld 和 cpld
architecture 设备, 这个 典型地 consume 100 毫安
或者 更多 甚至 当 不 正在 clocked. 这 ug2 序列
有 一个 非常 低 备用物品 消耗量 的 0.4 na/门
典型地 商业的 温度, 这个 将 yield 一个
备用物品 电流 的 0.4 na/门, 4 毫安 在 一个 10,000 门
设计. 运行 消耗量 是 一个 strict 函数 的
时钟 频率, 这个 典型地 结果 在 一个 电源
减少 的 50% 至 90% 取决于 在 这 设备 正在
对照的.
这 ug2 序列 提供 一些 选项 为 输出
缓存区, 包含 一个 多样性 的 驱动 水平 向上 至 24 毫安.
施密特 触发 输入 是 也 一个 选项. 一个 号码 的
技巧 是 使用 为 改进 噪音 免除 和
减少 emc emissions, 包含: 一些
独立 电源 供应 busses 和 内部的
解耦 为 分开; 回转 比率 限制 输出 是
也 有 作 必需的.
这 ug2 序列 是 设计 至 准许 conversions 的 高
效能 3-v 设备 作 好 作 5-v 设备.
支持 的 mixed 供应 conversions 是 也 可能,
准许 最优的 trade-offs 在 速 和 电源
消耗量.
特性
高 效能 ulc 家族 合适的 为
中等- 至 大-sized cplds 和 fpgas
conversions 至 在 700,000 fpga 门
管脚 counts 至 在 582 管脚
任何 管脚-输出 matched 预定的 至 限制 号码 的
专心致志的 焊盘
全部 范围 的 包装: 插件, soic, lcc/plcc,
pqfp/tqfp, pga/ppga, pbga/cabga
3.3v 和/或者 5.0v 运作.
低 安静的 电流: 0.04 na/门
有 在 商业的, 工业的, automotive,
军队 和 空间 grades.
0.5
µ
m 描绘 cmos, 3 metal layers
库 optimised 为 综合, floor 计划 &放大;
自动 测试 一代 (atg)
高 速 performances:
– 200 ps 典型 门 延迟 @5 v
– 典型 625 mhz toggle 频率 @5v
和 360 mhz @3.3 v
高 系统 频率 skew 控制:
– 时钟 tree 综合 软件
3 &放大; 5 伏特 运作; 单独的 或者 双 供应
模式
低 电源 消耗量:
– 0.6
µ
w/门/mhz @3 v
– 2.2
µ
w/门/mhz @5 v
电源 在 重置
标准 3, 6, 12 和 24ma i/os
cmos/ttl/pci 接口
静电释放 (2 kv) 和 latch–up 保护 i/o
高 噪音 &放大; emc 免除:
– i/o 和 回转 比率 控制
– 内部的 解耦
– 信号 过滤 在 periphery &放大; 核心
– 应用 依赖 供应 routing &放大;
一些
0.5
µ
m ulc 序列
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