2.7 ghz dds-为基础
Agile
RF
TM
Synthesizer
AD9956
rev.
0
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特性
400 msps 内部的 dds 时钟 速
48-位 频率 tuning 文字
14-位 可编程序的 阶段 补偿
整体的 14-位 dac
极好的 动态 效能
阶段 噪音 ≤ 135 dbc/hz @ 1 khz 补偿
−80 db sfdr @ 160 mhz (±100 khz 补偿 i
输出
)
25 mb/s 写-速 串行 i/o 控制
200 mhz 阶段 频率 探测器 输入
655 mhz 可编程序的 输入 dividers 为 这 阶段
频率 探测器 (÷m, ÷n) {m, n = 1..16} (bypassable)
可编程序的 rf 分隔物 (÷r) {r = 1, 2, 4, 8} (bypassable)
8 阶段/频率 profiles
1.8 v 供应 为 设备 运作
3.3 v 供应 为 i/o 和 承担 打气
软件 控制 电源-向下
48-含铅的 lfcsp 包装
自动 直线的 频率 sweeping 能力 (在 dds)
可编程序的 承担 打气 电流 (向上 至 4 毫安)
阶段 调制 能力
multichip 同步
双-模式 pll 锁 发现
655 mhz cml-模式 pecl-一致的 驱动器
产品
agile lo 频率 综合
fm chirp 源 为 radar 和 scanning 系统
automotive radars
测试 和 度量 设备
acousto-optic 设备 驱动器
函数的 块 图解
频率
ACCUMULATOR
阶段
ACCUMULATOR
阶段
补偿
阶段
补偿
文字
定时 和 控制 逻辑
阶段 至
振幅
转换
14
FTW
48
24
DAC
rf-分隔物
÷
R
从 PLLOSC
3
ps<2:0>
重置 i/o 端口
承担
打气
SCALER
Φ
缓存区
缓存区
cp_输出
cp_rset
pll_锁/同步_在
i/o_更新
同步_输出
REFCLK
REFCLK
CML 时钟 驱动器
DRV DRV drv_rset
dac_rset
IOUT
IOUT
同步_clk
SYSCLK
DELTA
频率
tuning 文字
DELTA
频率
ramp 比率
SYSCLK
3
锁
发现
48
19 14
DDS 核心
SYSCLK
i/o_重置
振荡器
16
承担
打气
pllref/
PLLREF
pllosc/
PLLOSC
÷
N
÷
4
÷
M
04806-0-001
图示 1.
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