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1997,1999
数据 薄板
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1997
mips 科技 公司
mos 整体的 电路
µ
pd30500, 30500a, 30500b
文档 非. u12031ej4v0ds00 (4th 版本)
日期 发行 将 2000 n cp(k)
打印 在 日本
描述
这
µ
pd30500 (v
R
5000),
µ
pd30500a (v
R
5000a), 和
µ
PD30500B
便条
(v
R
5000b) 是 一个 高-效能, 64-
位 risc (减少 操作指南 设置 计算机) 类型 微处理器 employing 这 risc architecture 开发 用
MIPS
TM
科技 公司
这 说明 的 这 v
R
5000, v
R
5000a, 和 v
R
5000b 是 兼容 和 那些 的 这 v
R
3000
TM
序列 和
V
R
4000
TM
序列 和 高等级的, 和 完全地 兼容 和 那些 的 这 v
R
10000
TM
. 因此, 呈现
产品 能 是 使用 作 它们 是.
便条
下面 开发
详细地 功能 是 描述 在 这 下列的 手工的. 是 确信 至 读 这 手工的 当
designing your 系统.
• v
R
5000, v
R
5000a, v
R
5000b 用户’s 手工的 (u11761e)
特性
• 雇用 64-位 mips-为基础 risc architecture
• 高-速 处理
• 2-方法 超级的 scalar 5-平台 pipeline
• 5.5 specint95, 5.5 specfp95, 278 mips (
µ
pd30500)
6.6 specint95, 6.6 specfp95, 353 mips (
µ
pd30500a)
8 specint95, 8 specfp95, 423 mips (
µ
pd30500b)
• 高-速 转变 缓存区 mechanism (tlb) (48 entries)
• 地址 空间 物理的: 36 位, 模拟的: 40 位
• floating-要点 单位 (fpu)
• 总-的-产品 运作 操作指南 supported
• primary cache 记忆 (操作指南/数据: 32 kbytes 各自)
• secondary cache 控制
• 最大 运行 频率 内部的: 200 mhz (
µ
pd30500), 250 mhz (
µ
pd30500a), 300 mhz (
µ
pd30500b)
外部: 100 mhz
• 可选择的 外部/内部的 多样的 比率 从 两次 至 第八 时间
• 操作指南 设置 兼容 和 v
R
3000 和 v
R
4000 序列 和 高等级的 (遵从 至 mips i, ii, iii, 和 iv)
• 供应 电压: 3.3 v
±
5% (
µ
pd30500)
核心: 2.5 v
±
5%, i/o: 3.3 v
±
5% (
µ
pd30500a)
核心: 1.8 v
±
0.1 v, i/o: 3.3 v
±
5% (
µ
pd30500b)
除非 否则 指定, 这 v
R
5000 (
µ
pd30500) 是 treated 作 这 代表 模型 全部地 这个
文档.
V
R
5000
TM
, v
R
5000A
TM
, v
R
5000B
TM
64-位 微处理器
这 mark 显示 主要的 修订 点.
这 信息 在 这个 文档 是 主题 至 改变 没有 注意. 在之前 使用 这个 文档, 请
confirm 那 这个 是 这 最新的 版本.
不 所有 设备/类型 有 在 每 country. 请 审查 和 local nec 代表 为 有效性
和 额外的 信息.
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