© 1999 仙童 半导体 公司 DS009473 www.fairchildsemi.com
april 1988
修订 july 1999
74f113 双 jk 负的 边缘-triggered flip-flop
74F113
双 jk 负的 边缘-triggered flip-flop
一般 描述
这 74f113 提供 单独的 j, k, 设置 和 时钟 输入.
当 这 时钟 变得 高 这 输入 是 使能 和
数据 将 是 entered. 这 逻辑 水平的 的 这 j 和 k 输入
将 是 changed 当 这 时钟 脉冲波 是 高 和 这 flip-
flop 将 执行 符合 至 这 真实 表格 作 长 作
最小 建制 和 支撑 时间 是 observed. 输入 数据 是
transferred 至 这 输出 在 这 下落 边缘 的 这 时钟
脉冲波.
异步的 输入:
低 输入 至 s
D
sets q 至 高 水平的
设置 是 独立 的 时钟
订货 代号:
设备 也 有 在 录音带 和 卷轴. 具体说明 用 appending 这 后缀 letter “x” 至 这 订货 代号.
逻辑 symbols
ieee/iec
连接 图解
顺序 号码 包装 号码 包装 描述
74F113SC M14A 14-含铅的 小 外形 整体的 电路 (soic), 电子元件工业联合会 ms-120, 0.150 narrow
74F113SJ M14D 14-含铅的 小 外形 包装 (sop), eiaj 类型 ii, 5.3mm 宽
74F113PC N14A 14-含铅的 塑料 双-在-线条 包装 (pdip), 电子元件工业联合会 ms-001, 0.300 宽
: 点此下载
