78P7200
e3/ds3/sts-1
线条 接口 Unit
页: 2 的 11
©
2005 teridian 半导体 公司
rev 3.0
函数的 描述
这 78p7200 是 一个 单独的 碎片 线条 接口 ic
设计 至 工作 和 也 一个 51.84 mbit/s sts-1,
44.736 mbit/s ds3 或者 34.368 mbit/s e3 signal. 这
接受者 recovers 时钟, 积极的 数据 和 负的
数据 从 一个 alternate mark 倒置 (ami) 信号.
这 输入 信号 应当 是 b3zs 或者 hdb3 coded.
这 传输者 accepts cmos 水平的 logical 时钟,
积极的 数据 和 负的 数据 和 converts 它们
至 这 ami 信号 至 驱动 一个 75
Ω
coaxial 缆索.
可编程序的 内部的 线条 buildout (lbo) 电路系统
排除 这 需要 为 外部 lbo 网络.
当 这 选项 管脚 是 合适的 选择, 这
shape 的 这 transmitted 信号 通过 任何 缆索
长度 的 0 至 450 feet 遵守 和 这 发行
templates 的 ansi t1.102, itu-t g.703, bellcore
tr-nwt-000499 和 gr-253-核心. 这 78p7200
是 设计 至 工作 和 一个 b3zs 或者 hdb3 coded
信号. 这 b3zs 或者 hdb3 encoding 和 解码
功能 是 正常情况下 包含 在 这 framer ics 或者
能 容易地 是 执行 在 一个 pal.
接受者
这 接受者 输入 是 正常情况下 变压器-结合 至
这 ami 信号. 这 输入 至 这 ic 是 内部
关联 至 rvcc. 自从 这 输入 阻抗 的
这 78p7200 是 高, 这 ami 线条 必须 是
terminated 在 75
Ω
. 这 输入 信号 至 这 78p7200
必须 是 限制 至 一个 最大 的 三 consecutive
zeros 使用 一个 编码 scheme 此类 作 b3zs 或者
hdb3.
这 ami 信号 第一 enters 一个 fixed equalizer, 这个 是
设计 至 克服 这 intersymbol 干扰
造成 用 长 缆索 长度 和 串扰. 这个
fixed equalizer 是 优化 为 ds3 应用 和
它的 效应 应当 是 补偿 用 一个 外部 过滤
电路 类似的 至 图示 1, 为 所有 正方形的 shaped
信号 此类 作 ds3-高 或者 34 mbit/s e3. 为 所有
新 设计, 这 增加 的 这 过滤 为 ds3 和
sts-1 作 好 作 e3 比率 准许 这 电路 至 工作
和 sharp 脉冲 此类 作 ds3-高. 这 信号 是
然后 输入 至 一个 能变的 增益 差别的 放大器
谁的 输出 是 maintained 在 一个 常量 电压
水平的 regardless 的 这 输入 电压 水平的. 这 增益
的 这个 放大器 是 调整 用 detecting 这 顶峰 的
这 信号 和 comparing 它 至 一个 fixed 涉及.
这 输出 的 这 能变的 增益 放大器 是 对照的
至 一个 门槛 值, 这个 是 一个 fixed percentage 的
这 信号 顶峰. 在 这个 方法, 甚至 though 这 输入
信号 振幅 将 下降 在下 这 最小 值
那 能 是 管制 用 这 能变的 增益 电路, 这
恰当的 发现 门槛 是 maintained.
输出 的 这 数据 comparators 是 连接 至
这 时钟 恢复 电路. 这 时钟 恢复
系统 雇用 一个 唯一的 阶段 锁 循环, 这个
有 一个 auxiliary 频率-敏感的 acquisition 循环,
这个 变为 起作用的 仅有的 当 循环-slipping
occurs 在 这 received 信号 比率 和 这
内部的 振荡器.
这个 系统 准许 这 循环 至 independently 锁
至 这 频率 和 阶段 的 这 新当选的 数据
stream 没有 这 需要 为 高 精确 和/或者
可调整的 振荡器 或者 tuned 电路.
这 频率 典型的 为 这 阶段 锁
循环 是 established 用 外部 过滤 组件,
rlf1, rlf2 和 clf1. 这 值 的 这些
组件 是 指定 此类 那 这 带宽 的
这 阶段 锁 循环 是 更好 比 200 khz.
这 jitter 容忍 的 这 78p7200 超过 这
(所需的)东西 的 tr-nwt-000499 为 类别 ii
设备 为 ds3 比率 和 超过 这
(所需的)东西 的 itu-t g.823 为 e3 比率. 这 jitter
转移 函数 是 maximally flat 所以 这 ic doesn't
增加 任何 重大的 jitter 至 这 系统.
图示 2 显示 这 recovered 时钟 (rclk), 积极的
数据 (rpos) 和 负的 数据 (rneg) 信号
定时. 这 数据 是 有效的 在 这 rising 边缘 的 这
时钟. 这 最小 建制 和 支撑 时间 准许 容易
接口 至 framer 电路. 这些 信号 是
cmos-水平的 输出.
应当 这 输入 信号 下降 在下 一个 最小 值,
这
LOWSIG
管脚 变得 起作用的 低. 一个 时间 延迟 是
提供 在之前 这个 输出 是 起作用的 所以 那 瞬时
interruptions 做 不 导致 false indications. 这个
信号 应当 是 使用 作 一个 的 许多 indications 至
这 缆索 disconnect; 这 framer 设备 应当 计数
这 号码 的 zeros 至 declare 这 丧失 的 信号.
这 rpos 和 rneg 信号 发生 随机的
数据 下列的 一个 silence 时期. 这 framer 设备
应当 ignore rpos 和 rneg 数据 如果 这
LOWSIG
管脚 是 起作用的 低.
: 点此下载
