典型 应用 例子
应用 信息
一个 块 图解 的 这 基本 阶段 锁 循环 是 显示 在
图示 1
.
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运算的 注释:
*
VCO 是 assumed 交流 结合.
**
R
在
增加 阻抗 所以 那 VCO 输出 电源 是 提供 至 这 加载 相当 比 这 pll. 典型 值 是 10
Ω
至
200
Ω
取决于 在 这 VCO 电源 水平的. f
在
RF 阻抗 范围 从 40
Ω
至 100
Ω
.f
在
如果 阻抗 是 高等级的.
***
50
Ω
末端 是 常常 使用 在 测试 boards 至 准许 使用 的 外部 涉及 振荡器. 为 大多数 典型 产品 一个
CMOS 时钟 是 使用 和 非 terminating 电阻 是 必需的. OSC
在
将 是 交流 或者 直流 结合. 交流 连接 是 recom-
mended 因为 这 输入 电路 提供 它的 自己的 偏差. (看
图示
在下).
****
Adding RC 过滤 至 这 V
CC
线条 是 推荐 至 减少 循环-至-循环 噪音 连接.
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应用 hints:
恰当的 使用 的 grounds 和 绕过 电容 是 essential 至 达到 一个 高 水平的 的 效能. 串扰 在 管脚 能 是 减少 用 细致的 板
布局.
这个 是 一个 静电的 敏感的 设备. 它 应当 是 处理 仅有的 在 静态的 自由 工作 stations.
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图示 1. 常规的 PLL Architecture
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