涉及 和 相似物-地面 输入
这 ref_ 输入 能 范围 在 agnd_ 和 v
DD
.
不管怎样, 这 dac 输出 将 运作 至 v
DD
- 0.6v
和 v
SS
+ 0.6v, 预定的 至 这 输出 放大器’ 电压-
摆动 限制. 这 agnd_ 输入 能 是 补偿 用
任何 电压 在里面 这 供应 围栏. 这 补偿-电压
潜在的 必须 是 更小的 比 这 涉及-电压
潜在的. 为 更多 信息, 谈及 至 这
数字的 代号
和
相似物 输出 电压
部分 在 这
产品
信息.
这 输入 阻抗 的 这 ref_ 输入 是 代号 depen-
dent. 它 是 在 它的 最低 值 (5k
Ω
最小值) 当 这 输入
代号 的 这 referring dac 一双 是 0 1010 1010 1010
(0aaahex). 它的 最大 值, 典型地 50k
Ω
, occurs
当 这 代号 是 0000hex. 当 所有 涉及 输入 是
驱动 从 这 一样 源, 这 最小 加载 imped-
ance 是 1.25k
Ω
. 自从 这 输入 阻抗 在 ref_ 是
代号 依赖, 加载 规章制度 的 这 涉及 使用 是
重要的. 为 更多 信息, 看
涉及
选择
在 这
产品 信息
部分.
这 输入 电容 在 ref_ 是 也 代号 依赖,
和 典型地 varies 从 125pf 至 300pf. 它的 最小
值 occurs 当 这 代号 的 这 referring dac 一双 是
设置 至 所有 0s. 它 是 在 它的 最大 值 和 所有 1s 在 两个都
dacs.
输出 缓存区 放大器
这 max547’s 电压 输出 是 内部 缓冲
用 精确 增益-的-二 放大器 和 一个 典型 回转
比率 的 3v/µs. 和 一个 全部-规模 转变 在 它的 输出,
这 典型 安排好 时间 至 ±
1
⁄
2
lsb 是 5µs 当 承载
和 10k
Ω
在 并行的 和 50pf, 或者 6µs 当 承载
和 10k
Ω
在 并行的 和 100pf.
数字的 输入 和 接口 逻辑
所有 数字的 输入 是 兼容 和 两个都 ttl 和
cmos 逻辑. 这 max547 接口 和 microproces-
sors 使用 一个 数据 总线 在 least 13 位 宽. 这 inter-
面向 是 翻倍 缓冲, 准许 同时发生的 更新
的 所有 dacs. 那里 是 二 latches 为 各自 dac (看
函数的 图解
): 一个 输入 获得 那 receives 数据
从 这 数据 总线, 和 一个 dac 获得 那 receives 数据
从 这 输入 获得. 地址 线条 a0, a1, 和 a2
选择 这个 dac’s 输入 获得 receives 数据 从 这
数据 总线, 作 显示 在 表格 1. 转移 数据 从 这
输入 latches 至 这 dac latches 用 asserting 这 asyn-
chronous ld_ 信号. 各自 dac’s 相似物 输出
reflects 这 数据 使保持 在 它的 dac 获得. 所有 控制 输入
是 水平的 triggered.
数据 能 是 latched 或者 transferred 直接地 至 这 dac.
CS 和 wr 控制 这 输入 获得 和 ld_ transfers
信息 从 这 输入 获得 至 这 dac 获得. 这
输入 获得 是 transparent 当 cs 和 wr 是 低, 和
这 dac 获得 是 transparent 当 ld_
是 低. 这
地址 线条 (a0, a1, a2) 必须 是 有效的 全部地 这
时间 cs 和 wr 是 低 (图示 3). 否则, 这 数据
能 是 无意地 写 至 这 wrong dac. 数据 是
latched 在里面 这 输入 获得 当 也 cs 或者 wr 是
高. 带去 ld_ 高 latches 数据 在 这 dac latches.
如果 ld_ 是 brought 低 当 wr 和 cs 是 低, 它 必须
是 使保持 低 为 t
3
或者 变长 之后 wr 和 cs 是 高
(图示 3).
拉 这 异步的 clr 输入 低 sets 所有 dac
输出 至 一个 名义上的 0v, regardless 的 这 状态 的 cs,
WR, 和 ld_. 带去 clr 高 latches 1000hex 在
所有 输入 latches 和 dac latches.
表格 1. max547 dac 寻址
MAX547
octal, 13-位 电压-输出
dac 和 并行的 接口
8 _______________________________________________________________________________________
至 输入 获得 的 dac h
至 输入 获得 的 dac g
至 输入 获得 的 dac f
至 输入 获得 的 dac e
至 输入 获得 的 dac d
至 输入 获得 的 dac c
至 输入 获得 的 dac b
至 输入 获得 的 dac 一个
至 dac latches 的 dac g 和 dac h
至 dac latches 的 dac e 和 dac g
至 dac latches 的 dac c 和 dac d
至 dac latches 的 dac c 和 dac b
至 所有 输入 和 dac latches
A2
A1
A0
LDGH
LDEF
LDCD
LDAB
CLR
WR
CS
图示 2. 输入 控制 逻辑
A0A2 函数
00 dac 一个 输入 获得
10
dac d 输入 获得
10 dac b 输入 获得
00 dac c 输入 获得
0
A1
0
1
0
1
dac e 输入 获得
11 dac f 输入 获得
1
0
0
01 dac g 输入 latch1
11 dac h 输入 latch1
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