数字的 接口
串行 接口 (max4820)
这 串行 接口 组成 的 一个 8-位 变换 寄存器
和 并行的 获得 控制 用 sclk 和
CS
. 这
输入 至 这 变换 寄存器 是 一个 8-位 文字. 各自 数据 位
控制 一个 的 这 第八 输出, 和 这 大多数 signifi-
cant 位 (d7) 相应的 至 out8 和 这 least sig-
nificant 位 (d0) 相应的 至 out1 (看 表格 1).
当
CS
是 低 (设备 是 选择), 数据 在 din 是
clocked 在 这 变换 寄存器 synchronously 和
SCLK
’
s rising 边缘. 驱动
CS
从 低 至 高 latches
这 数据 在 这 变换 寄存器 至 这 并行的 获得.
dout 是 这 输出 的 这 变换 寄存器. 数据 呈现
在 dout synchronously 和 sclk
’
s 下落 边缘 和
是 完全同样的 至 这 数据 在 din delayed 用 第八 时钟
循环. 当 shifting 这 输入 数据, d7 是 这 第一 位 在
和 输出 的 这 变换 寄存器.
当
CS
是 低, 这 switches 总是 仍然是 在 它们的 前-
vious 状态. 驱动
CS
高 之后 8 位 的 数据 有 被
shifted 在 至 更新 这 输出 状态 和 inhibit 更远
数据 从 进去 这 变换 寄存器. 当
CS
是 高,
transitions 在 din 和 sclk 有 非 效应 在 这 输出-
放, 和 这 第一 输入 位 (d7) 是 呈现 在 dout.
如果 这 号码 的 数据 位 entered 当
CS
是 低 是
更好 或者 较少 比 8, 这 变换 寄存器 包含 仅有的
这 last 8 数据 位, regardless 的 当 它们 是
entered.
这 3-线 串行 接口 是 兼容 和 spi, qspi,
和 microwire standards. 这 获得 那 驱动 这
相似物 转变 是 updated 在 这 rising 边缘 的
CS
,
regardless 的 sclk
’
s 状态.
并行的 接口 (max4821)
这 并行的 接口 组成 的 三 地址 位
(a0, a1, a2) 和 一个 水平的 选择 位 (lvl). 这
地址 位 决定 这个 输出 是 updated, 和
这 水平的 位 确定 whether 这 addressed 输出
是 切换 在 (lvl = 高) 或者 止 (lvl = 低). 当
CS
是 高, 这 地址 和 水平的 位 有 非 效应 在 这
状态 的 这 输出. 驱动
CS
从 低 至 高 latches
这 地址 和 水平的 数据 至 这 并行的 寄存器 和
updates 这 状态 的 这 输出. 地址 数据 entered
之后
CS
是 牵引的 低 是 不 反映 在 这 状态 的 这
输出 下列的 这 next 低-至-高 转变 在
CS
(图示 2).
max4820/max4821
3.3v/+5v, 8-频道, cascadable 接转 驱动器
和 串行/并行的 接口
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表格 1. 串行 输入 地址 编排 (max4820 仅有的)
DIN
D0 D1 D2 D3 D4 D5 D6 D7
输出_
OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 OUT8
SCLK
DIN
DOUT
t
CSS
t
CL
t
CH
t
CSW
t
CSH
t
做
t
在
,
t
止
t
CSO
t
DS
t
DH
D7
D6
D1
D0
CS
输出_
图示 1. 3-线 串行-接口 定时 图解 (max4820 only)
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