max5258/max5259
+3v/+5v, 低-电源, 8-位 octal dac
和 栏杆-至-栏杆 输出 缓存区
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定时 特性 (max5259)
(v
REF
= +2.5v, 地 = 0, c
DOUT
= 100pf, t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出. 典型 值 是 在 v
DD
= +3v 和
T
一个
= +25
°
c.)
参数 标识 情况 最小值 典型值 最大值 单位
V
DD
上升-至-
CS
下降-建制 时间 t
VDCS
5
µ
s
LDAC
脉冲波 宽度 低 t
LDAC
40 20 ns
CS
上升-至-
LDAC
下降-建制 时间
(便条 4)
t
CLL
40 ns
CS
脉冲波 宽度 高 t
CSW
90 ns
sclk 时钟 频率 (便条 5) f
CLK
10 MHz
sclk 脉冲波 宽度 高 t
CH
40 ns
sclk 脉冲波 宽度 低 t
CL
40 ns
CS
下降-至-sclk 上升-建制 时间 t
CSS
40 ns
sclk 上升-至-
CS
上升-支撑 时间 t
CSH
0ns
din 至 sclk 上升-至-建制 时间 t
DS
40 ns
din 至 sclk 上升-至-支撑 时间 t
DH
0ns
sclk 上升-至-dout 有效的
传播 延迟 (便条 6)
t
DO1
200 ns
sclk 下降-至-dout 有效的
传播 延迟 (便条 7)
t
DO2
210 ns
CS
上升-至-sclk 上升-建制
时间
t
CS1
40 ns
便条 1:
inl 和 dnl 是 量过的 和 r
L
关联 至 地面. 非线性 是 量过的 从 这 第一 代号 那 是 更好 比 或者
equal 至 这 最大 补偿 规格 至 代号 ff 十六进制 (全部 规模). (看
dac 线性 和 电压 补偿
部分.)
便条 2:
输出 安排好 时间 是 量过的 从 这 50% 要点 的 这 rising 边缘 的
CS
至 1/2lsb 的 这 最终 值 的 v
输出
.
便条 3:
有保证的 用 设计, 不 生产 测试.
便条 4:
如果
LDAC
是 使活动 较早的 至 这 rising 边缘 的
CS
, 它 必须 仍然是 低 为 t
LDAC
或者 变长 之后
CS
变得 高.
便条 5:
当 dout 是 不 使用. 如果 dout 是 使用, f
CLK
(最大值) 是 4mhz 预定的 至 sclk 至 dout 传播 延迟.
便条 6:
串行 数据 是 clocked-输出 在 sclk
’
s rising 边缘 (量过的 从 50% 的 这 时钟 边缘 至 20% 或者 80% 的 v
DD
).
便条 7:
串行 数据 是 clocked-输出 在 sclk
’
s 下落 边缘 (量过的 从 50% 的 这 时钟 边缘 至 20% 或者 80% 的 v
DD
).
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