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MC100LVEP14
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图示 1. 20–lead tssop 和 逻辑 图解
(顶 视图)
警告: 所有 v
CC
和 v
EE
管脚 必须 是 externally 连接
至 电源 供应 至 保证 恰当的 运作.
管脚 描述
函数
lvecl/lvpecl/hstl clk 输入
lvecl/lvpecl/hstl clk 输入
lvecl/lvpecl 输出
lvecl/lvpecl 起作用的 时钟 选择 输入
同步 使能
涉及 电压 输出
积极的 供应
负的, 0 供应
管脚
clk0, clk0
clk1, clk1
q0:4, q0:4
clk_sel
EN
VBB
VCC
VEE
Q2Q1
Q3Q1
1718 16 15 14 13 12
43
56789
VCC
11
10
CLK1 VBB CLK0 CLK0 clk_selVEE
Q0
1920
21
VCC EN
Q2Q0 Q3 Q4Q4
CLK1
10
D
Q
CLK0
L
H
X
X
X
CLK1
X
X
L
H
X
clk_sel
L
L
H
H
X
EN
L
L
L
L
H
Q
L
H
L
H
L*
函数 表格
* 在 next 负的 转变 的 clk0 或者 clk1

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MC100LVEP14 http://onsemi.com 2 图示 1. 20–lead tssop 和逻辑图解 (顶视图) 警告: 所有 v CC 和 v EE 管脚必须是 externally 连接至电源供应至保证恰当的运作. 管脚描述函数 lvecl/lvpecl/hstl clk 输入 lvecl/lvpecl/hstl clk 输入 lvecl/lvpecl 输出 lvecl/lvpecl 起作用的时钟选择输入同步使能涉及电压输出积极的供应负的, 0 供应管脚 clk0, clk0 clk1, clk1 q0:4, q0:4 clk_sel EN VBB VCC VEE Q2Q1 Q3Q1 1718 16 15 14 13 12 43 56789 VCC 11 10 CLK1 VBB CLK0 CLK0 clk_selVEE Q0 1920 21 VCC EN Q2Q0 Q3 Q4Q4 CLK1 10 D Q CLK0 L H X X X CLK1 X X L H X clk_sel L L H H X EN L L L L H Q L H L H L* 函数表格 * 在 next 负的转变的 clk0 或者 clk1

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