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产品 信息
divide–by–n, 单独的 平台
图示 11 显示 一个 单独的 平台 divide–by–n 应用.
至 initialize counting 一个 号码, n 是 设置 在 这 并行的
输入 (p0, p1, p2, 和 p3) 和 重置 是 带去 高
asynchronously. 一个 零 是 强迫 在 这 主控 和 从动装置
的 各自 位 和, 在 这 一样 时间, 这 “0” 输出 变得 高.
因为 preset 使能 是 系 至 这 “0” 输出, preset 是
使能. 重置 必须 是 released 当 这 时钟 是 高 所以
这 slaves 的 各自 位 将 receive n 在之前 这 时钟 变得
低. 当 这 时钟 变得 低 和 重置 是 低, 这 “0”
输出 变得 低 (如果 p0 通过 p3 是 unequal 至 零).
这 计数器 downcounts 和 各自 rising 边缘 的 这
时钟. 当 这 计数器 reaches 这 零 状态, 一个 输出
脉冲波 occurs 在 “0” 这个 presets n. 这 传播 延迟
从 这 时钟’s rising 和 下落 edges 至 这 “0” 输出’s
rising 和 下落 edges 是 关于 equal, 制造 这 “0”
输出 脉冲波 大概 equal 至 那 的 这 时钟 脉冲波.
这 inhibit 管脚 将 是 使用 至 停止 脉冲波 counting. 当
这个 管脚 是 带去 高, decrementing 是 inhibited.
倾泻, presettable divide–by–n
图示 12 显示 一个 三 平台 cascade 应用. 带去
重置 高 负载 n. 仅有的 这 第一 平台’s 重置 管脚 (least
重大的 计数器) 必须 是 带去 高 至 导致 这 preset
为 所有 stages, 但是 所有 管脚 可以 是 系 一起, 作 显示.
当 这 第一 平台’s 重置 管脚 变得 高, 这 “0” 输出
是 latched 在 一个 高 状态. 重置 必须 是 released 当 时钟
是 高 和 时间 允许 为 preset 使能 至 加载 n 在 所有
stages 在之前 时钟 变得 低.
当 preset 使能 是 高 和 时钟 是 低, 时间 必须
是 允许 为 这 零 digits 至 propagate 一个 cascade
反馈 至 这 第一 non–zero 平台. worst 情况 是 从 这
大多数 重大的 位 (m.s.b.) 至 这 l.s.b., 当 这 l.s.b.
是 equal 至 一个 (i.e. n = 1).
之后 n 是 承载, 各自 平台 counts 向下 至 零 和
各自 rising 边缘 的 时钟. 当 任何 平台 reaches 零 和
这 leading stages (更多 重大的 位) 是 零, 这 “0”
输出 变得 高 和 feeds 后面的 至 这 preceding 平台.
当 所有 stages 是 零, 这 preset 使能 automatically
负载 n 当 这 时钟 是 高 和 这 循环 是 renewed.
图示 11.
÷
n 计数器
P0
P1
P2
P3
CF
重置
INHIBIT
时钟
PE
Q0
Q1
Q2
Q3
“0”
N
V
DD
V
SS
f
在
缓存区
f
在
N
图示 12. 3 stages 倾泻
N0 N1 N2 N3 N4 N5 N6 N7
P0 P1 P2 P3 Q0 Q1 Q2 Q3
f
在
时钟
INHIBIT
V
SS
V
DD
加载
N
V
SS
重置 “0” PE
CF
10 k
Ω
V
SS
P0 P1 P2 P3 Q0 Q1 Q2 Q3
时钟
INHIBIT
重置 “0” PE
CF
时钟
INHIBIT
重置 “0” PE
CF
P0 P1 P2 P3 Q0 Q1 Q2 Q3
N8 N9 N10 N11
V
SS
V
DD
缓存区
LSB MSB
f
在
N
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