MC145483
MOTOROLA
4
连接 至 这 v
AG
电压. 这个 降低 过往旅客 在
这 ro– 管脚 当 full–channel 运作 是 resumed 用
clocking 这 fsr 管脚. 这个 管脚 是 高 阻抗 当 这
设备 是 在 这 powered–down 模式.
PI
电源 放大器 输入 (管脚 3)
这个 是 这 反相的 输入 至 这 po– 放大器. 这 non–
反相的 输入 至 这 po– 放大器 是 内部 系 至 这
V
AG
管脚. 这 pi 和 po– 管脚 是 使用 和 外部 resis-
tors 在 一个 反相的 运算 放大 增益 电路 至 设置 这 增益 的 这
po+ 和 po– push–pull 电源 放大器 输出. 连接-
ing pi 至 v
DD
将 电源 向下 这 电源 驱动器 放大器 和
这 po+ 和 po– 输出 将 是 高 阻抗.
PO–
电源 放大器 输出 (反相的) (管脚 4)
这个 是 这 反相的 电源 放大器 输出, 这个 是 使用
至 提供 一个 反馈 信号 至 这 pi 管脚 至 设置 这 增益 的
这 push–pull 电源 放大器 输出. 这个 管脚 是 有能力 的
驱动 一个 300
Ω
加载 至 po+. 这 po+ 和 po– 输出 是
差别的 (push–pull) 和 有能力 的 驱动 一个 300
Ω
加载 至
1.772 v 顶峰, 这个 是 3.544 v peak–to–peak. 这 偏差 volt-
age 和 信号 涉及 的 这个 输出 是 这 v
AG
管脚. 这
V
AG
管脚 不能 源 或者 下沉 作 更 电流 作 这个 管脚,
和 因此 低 阻抗 负载 必须 是 在 po+
和 po–. 这 po+ 和 po– 差别的 驱动器 是 也 ca-
pable 的 驱动 一个 100
Ω
resistive 加载 或者 一个 100 nf piezoelec-
tric transducer 在 序列 和 一个 20
Ω
resister 和 一个 smalll
增加 在 扭曲量. 这些 驱动器 将 是 使用 至 驱动 re-
sistive 负载 的
≥
32
Ω
当 这 增益 的 po– 是 设置 至 1/4 或者
较少. 连接 pi 至 v
DD
将 电源 向下 这 电源 驱动器
放大器, 和 这 po+ 和 po– 输出 将 是 高 imped-
ance. 这个 管脚 是 也 高 阻抗 当 这 设备 是
powered 向下 用 这 pdi
管脚.
PO+
电源 放大器 输出 (non–inverting) (管脚 5)
这个 是 这 non–inverting 电源 放大器 输出, 这个 是
一个 inverted 版本 的 这 信号 在 po–. 这个 管脚 是 有能力
的 驱动 一个 300
Ω
加载 至 po–. 连接 pi 至 v
DD
将
电源 向下 这 电源 驱动器 放大器 和 这 po+ 和
po– 输出 将 是 高 阻抗. 这个 管脚 是 也 高 im-
pedance 当 这 设备 是 powered 向下 用 这 pdi
管脚.
看 pi 和 po– 为 更多 信息.
数字的 接口
MCLK
主控 时钟 (管脚 11)
这个 是 这 主控 时钟 输入 管脚. 这 时钟 信号 应用
至 这个 管脚 是 使用 至 发生 这 内部的 256 khz 时钟 和
sequencing 信号 为 这 switched–capacitor 过滤, 模数转换器,
和 dac. 这 内部的 预分频器 逻辑 比较 这 时钟 在
这个 管脚 至 这 时钟 在 fst (8 khz) 和 将 automatically
接受 256, 512, 1536, 1544, 2048, 2560, 或者 4096 khz. 为
mclk 发生率 的 256 和 512 khz, mclk 必须 是 syn-
chronous 和 大概 rising 边缘 排整齐 至 fst. 为
最佳的 效能 在 发生率 的 1.536 mhz 和
高等级的, mclk 应当 是 同步的 和 大概 ris-
ing 边缘 排整齐 至 这 rising 边缘 的 fst. 在 许多 ap-
plications, mclk 将 是 系 至 这 bclkt 管脚.
FST
框架 同步, transmit (管脚 14)
这个 管脚 accepts 一个 8 khz 时钟 那 synchronizes 这 输出-
放 的 这 串行 pcm 数据 在 这 dt 管脚. 这个 输入 是 com-
patible 和 两个都 长 框架 同步 和 短的 框架 同步. 如果
两个都 fst 和 fsr 是 使保持 低 为 一些 8 khz frames, 这
设备 将 电源 向下. fst 必须 是 clocking 为 这 设备
至 电源 向上 affter 正在 powered 向下 用 这 框架 syncs.
BCLKT
位 时钟, transmit (管脚 12)
这个 管脚 控制 这 转移 比率 的 transmit pcm 数据. 在
这 同步的 模式 的 sign–bit 扩展 和 receive
增益 调整, 这 bclkt 也 控制 这 转移 比率 的 这
receive pcm 数据. 这个 管脚 能 接受 任何 位 时钟 frequen-
cy 从 256 至 4096 khz 为 长 框架 同步 和 短的
框架 同步 定时.
DT
数据, transmit (管脚 13)
这个 管脚 是 控制 用 fst 和 bclkt 和 是 高 im-
pedance 除了 当 outputting pcm 数据. 这个 管脚 是 高
阻抗 当 这 设备 是 在 这 powered–down 模式.
FSR
框架 同步, receive (管脚 7)
这个 管脚 accepts 一个 8 khz 时钟, 这个 synchronizes 这
输入 的 这 串行 pcm 数据 在 这 dr 管脚. fsr 能 是
异步的 至 fst 在 这 长 框架 同步 或者 短的
框架 同步 模式.
BCLKR
位 时钟, receive (管脚 9)
这个 管脚 accepts 任何 位 时钟 频率 从 256 至 4096
khz. 这 bclkr 管脚 是 也 使用 作 一个 模式 选择 管脚 当
不 正在 clocked 为 一些 8 khz frames. 这 bcklt 管脚
是 使用 至 时钟 这 receive pcm 数据 transfers 当 这
bclkr 管脚 是 不 正在 clocked. 当 这 bclkr pinis 一个
逻辑 0, 这 sign–bit 扩展 同步的 模式 是 选择,
这个 使用 16–bit transfers 和 这 第一 四 位 正在 这
sign 位. 当 这 bclkr 管脚 是 一个 逻辑 1, 这 receive 增益
调整 同步的 模式 是 选择, 这个 使用 一个 13–bit
转移 为 这 transmit pcm 数据, 但是 使用 一个 16–bit 转移
为 这 receive 一侧, 和 这 13–bit voice 数据 正在 第一, fol-
lowed 用 三 位 这个 控制 这 attenuation 的 这 re-
ceive 相似物 输出.
DR
数据, receive (管脚 8)
这个 管脚 是 这 pcm 数据 输入. 看 这 管脚 描述 为
fsr, bclkr, 和 bcklt 为 更多 信息.
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