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ucc2882/-1
ucc3882/-1
gatelo:
这个 输出 提供 一个 低 阻抗 totem
柱子 驱动器 至 驱动 这 低-一侧 同步的 外部
场效应晶体管. 一个 序列 电阻 在 这个 管脚 和 这 门
的 这 外部 场效应晶体管 是 推荐 至 阻止 门
驱动 ringing 和 越过. 好的 布局 技巧
应当 是 使用 至 阻止 GATELO 从 ringing 更多
比 0.3v 在下 pgnd. 这 VDRVLO 管脚 提供 这
电源 为 gatelo. GATELO 是 无能 在 UVLO
情况. 为 这 2882/3882 仅有的, GATELO 是 也 dis-
abled 当 这 COMMAND 电压 是 编写程序 是-
tween 1.3 和 1.75v, 或者 在哪里 这 d0-d4 管脚 是 所有
逻辑 高 水平, 表明 非 处理器 呈现.
地:
地面 涉及 为 这 设备. 所有 电压, 和
这 例外 的 这 门 电压, 是 量过的 和
遵守 至 地. 绕过 电容 在 vin, vref, VSNS
和 COMMAND 应当 是 连接 直接地 至 这
地面 平面 near 地.
是-:
这个 管脚 是 这 反相的 输入 至 这 电流 sense
放大器 和 是 连接 至 这 低 一侧 的 这 平均
电流 sense 电阻.
is+:
这个 管脚 是 这 非-反相的 输入 至 这 电流
sense 放大器 和 是 连接 至 这 高 一侧 的 这
平均 电流 sense 电阻.
isout:
这个 管脚 是 这 输出 的 这 电流 sense 放大器-
fier. 这 电压 在 这个 管脚 是 equal 至 这 电压 横过
这 sense 电阻 multiplied 用 16 和 片面的 向上 用 这
COMMAND 电压. 这个 电压 是 使用 为 平均
电流 模式 控制 和 为 电流 限制的.
pgnd:
这个 管脚 提供 一个 专心致志的 地面 为 这 输出-
放 门 驱动器. 这 地 和 PGND 管脚 应当 是
连接 externally 使用 一个 短的 PC 板 查出 或者
平面. 分离 VDRVHI 和 VDRVLO 至 PGND 和
低 等效串联电阻 电容 的 在 least 0.1
µ
f.
pwrgd:
这个 管脚 是 一个 打开 流 输出 这个 是 驱动
低 至 重置 这 微处理器 当 VSNS rises 在之上
或者 falls 在下 它的 名义上的 值 用 9%. 这 在 阻抗
的 这 打开-流 转变 将 是 非 高等级的 比 470
Ω
.
这个 输出 应当 是 牵引的 向上 至 一个 逻辑 水平的 电压
和 应当 是 编写程序 至 下沉 1ma 或者 较少.
rt:
这个 管脚 是 使用 和 CT 至 程序 这 内部的
PWM 振荡器 频率. 它 是 也 使用 至 程序 这
延迟 时间 在 这 外部 场效应晶体管 转变 在 和
转变 止 时期, 这个 排除 交叉 传导 在
那些 mosfets. 看 这 产品 部分 为 pro-
gramming 这 振荡器 和 为 controlling 交叉 conduc-
tion.
vdrvhi:
这个 管脚 供应 电源 至 这 高 一侧 输出
驱动器, gatehi. 连接 VDRVHI 至 一个 18V 或者 更小的
源 为 电源 供应 converting 12VDC 至 更小的
电压, 和 至 一个 12V 源 为 系统 为 电源 sup-
plies 变换器ting 5vdc. 这个 管脚 应当 是 绕过 di-
rectly 至 pgnd 使用 一个 低 等效串联电阻 电容.
vdrvlo:
这个 管脚 供应 电源 至 这 低 一侧 输出
驱动器, gatelo. VDRVLO 是 典型地 连接 至 一个 12V
源, 但是 将 是 连接 至 一个 5V 源 为 驱动
逻辑 水平的 mosfets. 这个 管脚 应当 是 绕过 di-
rectly 至 pgnd 使用 一个 低 等效串联电阻 电容.
vin:
这个 管脚 供应 电源 至 这 碎片. 连接 VIN 至
一个 稳固的 电压 源 那 是 在 least 10.8v 在之上 地.
这 gatehi, GATELO 和 PWRGD 输出 将 是 使保持
低 直到 VCC 超过 这 upper 欠压 lockout
门槛. 这个 管脚 应当 是 绕过 直接地 至 地.
vfb:
这个 管脚 是 这 反相的 输入 至 这 错误 放大器.
这个 输入 是 连接 至 竞赛 通过 一个 反馈
网络 和 至 这 电源 供应 输出 通过 一个 resis-
tor 或者 一个 分隔物 网络.
vref:
这个 管脚 提供 一个 精确 5V 涉及 和 是
内部 短的 电路 电流 限制. VREF powers 这
d/一个 变换器ter 和 也 提供 一个 门槛 电压 为
这 UVLO 比较器. 为 最好的 涉及 稳固, 用-
通过 VREF 直接地 至 地 和 一个 低 等效串联电阻, 低 ESL ca-
pacitor 的 在 least 0.01
µ
f.
vsns:
这个 管脚 是 连接 至 这 系统 输出 volt-
age 通过 一个 低 通过 r-c 过滤. 当 这 电压 在
VSNS rises 在之上 或者 falls 在下 这 COMMAND 电压
用 9%, 这 PWRGD 输出 是 驱动 低 至 重置 这 mi-
croprocessor. 当 这 电压 在 VSNS rises 在之上
这 COMMAND 电压 用 17.5%, 这 OVP 比较器
使不能运转 这 GATEHI 输出 和 使能 这 GATELO
输出, forcing 0% 职责 循环 在 这 电源 供应. 这个
管脚 是 也 使用 用 这 foldback 电流 限制的 电路系统
至 表明 当 这 输出 电压 有 被 短的 cir-
cuited. VSNS 应当 是 decoupled 非常 closely 至 这 IC
和 一个 电容 至 地. 这 OV 和 UV comparators’
hysteresis 是 典型地 20mv, 需要 好的 布局 和 fil-
tering 技巧 至 insure 那 噪音 和 地面-bounce
做 不 无意地 trip 这 OV 和 UV comparators. 它 是
推荐 那 一个 r-c 过滤 设置 至 大概
fs/10 是 使用 至 过滤 噪音 从 这 系统 输出,
在哪里 fs 是 这 振荡器 频率.
管脚 描述 (持续)
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