12
®
ADS7824
读 数据
并行的 输出
至 使用 这 并行的 输出, 系 par/ser (管脚 20) high. 这
并行的 输出 将 是 起作用的 当 r/c (管脚 22) 是 高 和
cs (管脚 23) 是 低. 任何 其它 结合体 的 cs 和 r/c
将 触发-状态 这 并行的 输出. 有效的 转换 数据 能 是
读 在 二 8-位 字节 在 d7-d0 (管脚 9-13 和 15-17). 当
字节 (管脚 21) 是 低, 这 8 大多数 重大的 位 将 是
有效的 和 这 msb 在 d7. 当 字节 是 高, 这 4 least
重大的 位 将 是 有效的 和 这 lsb 在 d4. 字节 能
是 toggled 至 读 两个都 字节 在里面 一个 转换 循环.
在之上 最初的 电源 向上, 这 并行的 输出 将 包含
indeterminate 数据.
并行的 输出 (之后 一个 转换)
之后 转换 ‘n’ 是 完成 和 这 输出 寄存器
有 被 updated, busy (管脚 24) 将 go 高. 有效的 数据
从 转换 ‘n’ 将 是 有 在 d7-d0 (管脚 9-13
和 15-17). busy going 高 能 是 使用 至 获得 这
数据. 谈及 至 表格 ii 和 计算数量 2 和 3 为 定时
constraints.
并行的 输出 (在 一个 转换)
之后 转换 ‘n’ 有 被 initiated, 有效的 数据 从
转换 ‘n – 1’ 能 是 读 和 将 是 有效的 向上 至 12
µ
s
表格 ii. 转换, 数据, 和 地址 定时. t
一个
= –40
°
c 至 +85
°
c.
标识 描述 最小值 典型值 最大值 单位
t
1
转变 脉冲波 宽度 0.04 12
µ
s
t
2
开始 的 转换 至 新 数据 有效的 15 21
µ
s
t
3
开始 的 转换 至 busy 低 85 ns
t
4
busy 低 15 21
µ
s
t
5
终止 的 转换 至 busy 高 90 ns
t
6
aperture 延迟 40 ns
t
7
转换 时间 15 21
µ
s
t
8
acquisition 时间 35
µ
s
t
7
+ t
8
throughput 时间 25
µ
s
t
9
总线 relinquish 时间 10 83 ns
t
10
数据 有效的 至 busy 高 20 60 ns
t
11
开始 的 转换 至 previous 数据 不 有效的 12 15
µ
s
t
12
总线 进入 时间 和 字节 延迟 83 ns
t
13
开始 的 转换 至 dataclk 延迟 1.4
µ
s
t
14
dataclk 时期 1.1
µ
s
t
15
数据 有效的 至 dataclk 高 20 75 ns
t
16
dataclk 低 至 数据 不 有效的 400 600 ns
t
17
外部 dataclk 时期 100 ns
t
18
外部 dataclk 高 50 ns
t
19
外部 dataclk 低 40 ns
t
20
cs 低 和 r/c 高 至 外部 dataclk 高 (使能 时钟) 25 ns
t
21
r/c 至 cs 建制 时间 10 ns
t
22
cs 高 或者 r/c 低 至 外部 dataclk 高 (使不能运转 时钟) 25 ns
t
23
dataclk 高 至 同步 高 15 35 ns
t
24
dataclk 高 至 有效的 数据 25 55 ns
t
25
开始 的 转换 至 sdata 起作用的 83 ns
t
26
终止 的 转换 至 sdata 触发-状态 83 ns
t
27
cs 低 和 r/c 高 至 sdata 起作用的 83 ns
t
28
cs 高 或者 r/c 低 至 sdata 触发-状态 83 ns
t
29
busy 高 至 地址 有效的 20 ns
t
30
地址 有效的 至 busy 低 500 ns
之后 这 开始 的 转换 ‘n’. 做 不 attempt 至 读 数据
在之外 12
µ
s 之后 这 开始 的 转换 ‘n’ 直到 busy
(管脚 24) 变得 高; 这个 将 结果 在 读 invalid 数据.
谈及 至 表格 ii 和 计算数量 2 和 3 为 定时 constraints.
串行 输出
当 par/ser (管脚 20) 是 低, 数据 能 是 clocked 输出
serially 和 这 内部的 数据 时钟 或者 一个 外部 数据 时钟.
当 ext/int (管脚 12) 是 低, dataclk (pin 15) 是 一个
输出 和 是 总是 起作用的 regardless 的 这 状态 的 cs (管脚
23) 和 r/c (管脚 22). 这 sdata 输出 是 起作用的 当
busy (管脚 24) 是 低. 否则, 它 是 在 一个 tri-state
情况. 当 ext/int 是 高, dataclk 是 一个 输入.
这 sdata 输出 是 起作用的 当 cs 是 低 和 r/c 是
高. 否则, 它 是 在 一个 触发-状态 情况. regardless 的
这 状态 的 ext/int, 同步 (管脚 13) 是 一个 输出 和 总是
起作用的, 当 tag (管脚 17) 是 总是 一个 输入.
内部的 数据 时钟 (在 一个 转换)
至 使用 这 内部的 数据 时钟, 系 ext/int (管脚 12) low.
这 结合体 的 r/c (管脚 22) 和 cs (管脚 23) 低 将
initiate 转换 ‘n’ 和 活动 这 内部的 数据 时钟
(典型地 900khz 时钟 比率). 这 ads7824 将 输出 12
位 的 有效的 数据, msb 第一, 从 转换 ‘n – 1’ 在
sdata (管脚 16), 同步 至 12 时钟 脉冲 输出 在
dataclk (管脚 15). 这 数据 将 是 有效的 在 两个都 这
: 点此下载
