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ADS7841
这 sgl/dif 位 控制 这 多路调制器 输入 模式: 也
单独的-结束 (高) 或者 差别的 (低). 在 单独的-结束
模式, 这 选择 输入 频道 是 关联 至 这 com
管脚. 在 差别的 模式, 这 二 选择 输入 提供 一个
差别的 输入. 看 tables i 和 ii 和 图示 2 为 更多
信息. 这 last 二 位 (pd1 - pd0) 选择 这 电源-
向下 模式 作 显示 在 表格 v. 如果 两个都 输入 是 高,
这 设备 是 总是 powered 向上. 如果 两个都 输入 是 低,
这 设备 enters 一个 电源-向下 模式 在 conversions.
当 一个 新 转换 是 initiated, 这 设备 将 重新开始
正常的 运作 instantly—no 延迟 是 需要 至 准许 这
设备 至 电源 向上 和 这 非常 第一 转换 将 是
有效的.
16-clocks 每 转换
这 控制 位 为 转换 n+1 能 是 overlapped 和
转换 ‘n’ 至 准许 为 一个 转换 每 16 时钟
循环, 作 显示 在 图示 4. 这个 图示 也 显示 可能
串行 交流 occurring 和 其它 串行 peripherals
在 各自 字节 转移 在 这 处理器 和 这
转换器. 这个 是 可能 提供 那 各自 转换
完成 在里面 1.6ms 的 开始. 否则, 这 信号
那 有 被 captured 在 这 输入 样本/支撑 将 droop
足够的 至 影响 这 转换 结果. 在 增加, 这
ads7841 是 全部地 powered 当 其它 串行 communica-
tions 是 带去 放置.
数字的 定时
图示 5 和 tables vi 和 vii 提供 详细地 定时 为
这 数字的 接口 的 这 ads7841.
15-clocks 每 转换
图示 6 提供 这 fastest 方法 至 时钟 这 ads7841.
这个 方法 将 不 工作 和 这 串行 接口 的 大多数
微控制器 和 数字的 信号 processors 作 它们 是
一般地 不 有能力 的 供应 15 时钟 循环 每 串行
转移. 不管怎样, 这个 方法 可以 是 使用 和 地方
可编程序的 门 arrays (fpgas) 或者 应用 明确的
整体的 电路 (asics). 便条 那 这个 effectively 在-
creases 这 最大 转换 比率 的 这 转换器 是-
yond 这 值 给 在 这 规格 tables, 这个
假设 16 时钟 循环 每 转换.
PD1 PD0 描述
0 0 电源-向下 在 conversions. 当 各自
转换 是 finished, 这 转换器 enters 一个 低
电源 模式. 在 这 开始 的 这 next 转换,
这 设备 instantly powers 向上 至 全部 电源. 那里
是 非 需要 为 额外的 延迟 至 使确信 全部
运作 和 这 非常 第一 转换 是 有效的.
0 1 保留 为 future 使用.
1 0 保留 为 future 使用.
1 1 非 电源-向下 在 conversions, 设备 al-
方法 powered.
表格 v. 电源-向下 选择.
标识 描述 最小值 典型值 最大值 单位
t
ACQ
acquisition 时间 1.5
µ
s
t
DS
din 有效的 较早的 至 dclk rising 100 ns
t
DH
din 支撑 之后 dclk 高 10 ns
t
做
dclk 下落 至 dout 有效的 200 ns
t
DV
cs 下落 至 dout 使能 200 ns
t
TR
cs rising 至 dout 无能 200 ns
t
CSS
cs 下落 至 第一 dclk rising 100 ns
t
CSH
cs rising 至 dclk ignored 0 ns
t
CH
dclk 高 200 ns
t
CL
dclk 低 200 ns
t
BD
dclk 下落 至 busy rising 200 ns
t
BDV
cs 下落 至 busy 使能 200 ns
t
BTR
cs rising 至 busy 无能 200 ns
表格 vi. 定时 规格 (+v
CC
= +2.7v 至 3.6v,
T
一个
= –40
°
c 至 +85
°
c, c
加载
= 50pf).
标识 描述 最小值 典型值 最大值 单位
t
ACQ
acquisition 时间 900 ns
t
DS
din 有效的 较早的 至 dclk rising 50 ns
t
DH
din 支撑 之后 dclk 高 10 ns
t
做
dclk 下落 至 dout 有效的 100 ns
t
DV
cs 下落 至 dout 使能 70 ns
t
TR
cs rising 至 dout 无能 70 ns
t
CSS
cs 下落 至 第一 dclk rising 50 ns
t
CSH
cs rising 至 dclk ignored 0 ns
t
CH
dclk 高 150 ns
t
CL
dclk 低 150 ns
t
BD
dclk 下落 至 busy rising 100 ns
t
BDV
cs 下落 至 busy 使能 70 ns
t
BTR
cs rising 至 busy 无能 70 ns
表格 vii. 定时 规格 (+v
CC
= +4.75v 至
+5.25v, t
一个
= –40
°
c 至 +85
°
c, c
加载
= 50pf).
图示 6. 最大 转换 比率, 15-clocks 每 转换.
1
DCLK
CS
11
DOUT
BUSY
A2S
DIN
A1 A0
模式
sgl/
DIF
PD1 PD0
109876543210 111098765432
A1 A0
15 1 15 1
A2SA1A0
模式
sgl/
DIF
PD1 PD0
A2S
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