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®
ads822, ads825
snr 是 给 用 这 下列的 等式. 如果 这个 值 是 near
your 系统 (所需的)东西, 输入 时钟 jitter 必须 是 减少.
在哪里: ƒ
在
是 输入 信号 频率
t
一个
是 rms 时钟 jitter
特别 在 undersampling 产品, 特定的 考虑-
ation 应当 是 给 至 时钟 jitter. 这 时钟 输入 应当
是 treated 作 一个 相似物 输入 在 顺序 至 达到 这 最高的
水平的 的 效能. 任何 越过 或者 undershoot 的 这
时钟 信号 将 导致 降级 的 这 效能.
当 digitizing 在 高 抽样 比率, 这 时钟 应当
有 50% 职责 循环 (t
H
= t
L
), along 和 快 上升 和 下降
时间 的 2ns 或者 较少. 这 时钟 输入 的 这 ads825 能 是
驱动 和 也 3v 或者 5v 逻辑 水平. 使用 低-电压
逻辑 (3v) 将 含铅的 至 改进 交流 效能 的 这
转换器.
数字的 输出
这 输出 数据 format 的 这 ads822 和 ads825 是 在
积极的 笔直地 补偿 二进制的 代号 (看 tables i 和 ii).
这个 format 能 容易地 是 转变 在 这 二进制的 二’s
complement 代号 用 反相的 这 msb.
它 是 推荐 至 保持 这 电容的 加载 在 这 数据
线条 作 低 作 可能 (
≤
15pf). 高等级的 电容的 加载
将 导致 大 动态 电流 作 这 数字的 输出 是
changing. 那些 高 电流 surges 能 喂养 后面的 至 这
相似物 portion 的 这 ads822 和 ads825 和 影响 这
效能. 如果 需要, 外部 缓存区 或者 latches 关闭
至 这 转换器’s 输出 管脚 将 是 使用 至 降低 这
电容的 加载. 它们 也 提供 这 增加 益处 的
isolating 这 ads822 和 ads825 从 任何 数字的 噪音
activities 在 这 总线 连接 后面的 高 频率 噪音.
数字的 输出 驱动器 (vdrv)
这 ads822 特性 一个 专心致志的 供应 管脚 为 这 输出
逻辑 驱动器, vdrv, 这个 是 不 内部 连接 至
这 其它 供应 管脚. 设置 这 电压 在 vdrv 至 +5v
或者 +3v, 这 ads822 和 ads825 生产 相应的
逻辑 水平 和 能 直接地 接口 至 这 选择 逻辑
家族. 这 输出 stages 是 设计 至 供应 sufficient
电流 至 驱动 一个 多样性 的 逻辑 families. 不管怎样, 它 是
推荐 至 使用 这 ads822 和 ads825 和 +3v
逻辑 供应. 这个 将 更小的 这 电源 消耗 在 这
输出 stages 预定的 至 这 更小的 输出 摆动 和 减少
电流 glitches 在 这 供应 线条 这个 将 影响 这 交流-
效能 的 这 转换器. 在 一些 产品, 它 might
是 advantageous 至 分离 这 vdrv 管脚 和 额外的
电容 或者 一个 pi-过滤.
grounding 和 解耦
恰当的 grounding 和 bypassing, 短的 含铅的 长度, 和 这
使用 的 地面 平面 是 特别 重要的 为 高
频率 设计. multilayer pc boards 是 推荐
为 最好的 效能 自从 它们 提供 distinct 有利因素
像 降低 地面 阻抗, 分离 的 信号
layers 用 地面 layers, 等 这 ads822 和 ads825
应当 是 treated 作 相似物 组件. whenever 可能,
这 供应 管脚 应当 是 powered 用 这 相似物 供应.
这个 将 确保 这 大多数 consistent 结果 自从 数字的
供应 线条 常常 carry 高 水平 的 噪音 这个 否则
将 是 结合 在 这 转换器 和 降级 这 achiev-
能 效能. 所有 地面 连接 在 这 ads822
和 ads825 是 内部 joined 一起 obviating 这
设计 的 分割 地面 平面. 这 地面 管脚 (1, 16, 26)
应当 直接地 连接 至 一个 相似物 地面 平面 这个
覆盖 这 pc 板 范围 周围 这 转换器. 当
designing 这 布局, 它 是 重要的 至 保持 这 相似物 信号
查出 separated 从 任何 数字的 线条 至 阻止 噪音
连接 面向 这 相似物 信号 path. 预定的 至 它们的 高
抽样 比率, 这 ads822 和 ads825 发生 高
频率 电流 过往旅客, 和 噪音 (时钟 feedthrough)
那 是 喂养 后面的 在 这 供应 和 涉及 线条. 这个
需要 那 所有 供应 和 涉及 管脚 是 sufficiently
绕过. 图示 9 显示 这 推荐 解耦
scheme 为 这 ads822 和 ads825. 在 大多数 具体情况, 0.1
µ
F
陶瓷的 碎片 电容 在 各自 管脚 是 足够的 至 保持 这
阻抗 低 在 一个 宽 频率 范围. 它们的 effec-
tiveness largely 取决于 在 这 proximity 至 这 单独的
供应 管脚. 因此, 它们 应当 是 located 作 关闭 至 这
供应 管脚 作 可能. 在 增加, 一个 大 双极 capaci-
tor (1
µ
f 至 22
µ
f) 应当 是 放置 在 这 pc 板 在
proximity 的 这 转换器 电路.
+fs –1lsb (在 = +3v, 在 = +2v) 11 1111 1111
+1/2 全部 规模 11 0000 0000
双极 零 (在 = 在 = cmv) 10 0000 0000
–1/2 全部 规模 01 0000 0000
–fs (在 = +2v, 在 = +3v) 00 0000 0000
笔直地 补偿 二进制的
差别的 输入 (sob)
表格 ii. 编码 表格 为 差别的 输入 配置
和 2vp-p 全部-规模 范围.
+fs –1lsb (在 = reft) 11 1111 1111
+1/2 全部 规模 11 0000 0000
双极 零 (在 = cmv) 10 0000 0000
–1/2 全部 规模 01 0000 0000
–fs (在 = refb) 00 0000 0000
单独的-结束 输入 笔直地 补偿 二进制的
(在 = cmv) (sob)
表格 i. 编码 表格 为 单独的-结束 输入 configura-
tion 和 在 系 至 这 一般模式 电压
(cmv).
Jitter SNR
t
rms 信号 至 rms 噪音
在 一个
=
ƒ
20
1
2
log
π
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