cy7c419/21/25/29/33
11
Architecture
这 cy7c419, cy7c420/1, cy7c424/5, cy7c428/9,
cy7c432/3 fifos 组成 的 一个 排列 的 256, 512, 1024, 2048,
4096 words 的 9 位 各自 (执行 用 一个 排列 的 du-
al-端口 内存 cells), 一个 读 pointer, 一个 写 pointer, 控制 sig-
nals (w
, r, xi, xo, fl, rt, mr), 和 全部, half 全部, 和 empty
flags.
双-端口 内存
这 双-端口 内存 architecture 谈及 至 这 基本 记忆
cell 使用 在 这 内存. 这 cell 它自己 使能 这 读 和 写
行动 至 是 独立 的 各自 其它, 这个 是 neces-
sary 至 达到 truly 异步的 运作 的 这 输入 和
输出. 一个 第二 益处 是 那 这 时间 必需的 至 increment
这 读 和 写 pointers 是 更 较少 比 这 时间 那
将 是 必需的 为 数据 传播 通过 这 记忆,
这个 将 是 这 情况 如果 这 记忆 是 执行
使用 这 常规的 寄存器 排列 architecture.
resetting 这 先进先出
在之上 电源-向上, 这 先进先出 必须 是 重置 和 一个 主控 重置
(mr
) 循环. 这个 导致 这 先进先出 至 enter 这 empty 情况
signified 用 这 empty 标记 (ef
) 正在 低, 和 两个都 这 half
全部 (hf
) 和 全部 flags (ff) 正在 高. 读 (r) 和 写
(w
) 必须 是 高 t
RPW
/t
WPW
在之前 和 t
RMR
之后 这 rising
边缘 的 mr
为 一个 有效的 重置 循环. 如果 读 从 这 先进先出
之后 一个 重置 循环 是 attempted, 这 输出 将 所有 是 在 这
高-阻抗 状态.
便条:
14. expansion 输出 的 设备 1 (xo
1
) 是 连接 至 expansion 在 的 设备 2 (xi
2
).
切换 波形
(持续)
Expansion 定时 图解
C420–17
R
W
XO
1
(xi
2
)
D
0
–D
8
数据 有效的
数据 数据
有效的
有效的
t
XOL
t
XOH
t
HD
t
SD
t
SD
t
HD
t
XOL
t
LZR
t
一个
t
DVR
t
XOH
t
一个
t
DVR
t
HZR
XO
1
(xi
2
)
Q
0
–Q
8
写 至 last 物理的
location 的 设备 1
写 至 第一 物理的
location 的 设备 2
读 从 last 物理的
location 的 设备 1
读 从 第一 物理的
location 的 设备 2
C420–18
t
WR
t
RR
数据 有效的
[14]
[14]
: 点此下载
