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系统 定时
图示 9 显示 这 clocking arrangement 使用 在 这
ICL7106 和 icl7107. 二 基本 clocking arrangements
能 是 使用:
1. 图示 9a. 一个 外部 振荡器 连接 至 管脚 40.
2. 图示 9b. 一个 r-c 振荡器 使用 所有 三 管脚.
这 振荡器 频率 是 分隔 用 四 在之前 它 clocks 这
decade counters. 它 是 然后 更远 分隔 至 表格 这 三
转变-循环 阶段. 这些 是 信号 合并 (1000
counts), 涉及 de-合并 (0 至 2000 counts) 和
自动-零 (1000 至 3000 counts). 为 信号 较少 比 全部
规模, 自动-零 gets 这 unused portion 的 涉及
de-合并. 这个 制造 一个 完全 measure 循环 的 4,000
counts (16,000 时钟 脉冲) 独立 的 输入 电压.
为 三 readings/第二, 一个 振荡器 频率 的 48kHz
将 是 使用.
至 达到 最大 拒绝 的 60Hz pickup, 这 信号
合并 循环 应当 是 一个 多样的 的 60hz. 振荡器
发生率 的 240khz, 120khz, 80khz, 60khz, 48khz,
40khz, 33
1
/
3
khz, 等 应当 是 选择. 为 50Hz rejec-
tion, 振荡器 发生率 的 200khz, 100khz, 66
2
/
3
khz,
50khz, 40khz, 等 将 是 合适的. 便条 那 40kHz (2.5
readings/第二) 将 reject 两个都 50Hz 和 60Hz (也
400hz 和 440hz).
7
段
DECODE
至
段
0.5ma
8mA
数字的 地面
典型 段 输出
V+
获得
7
段
DECODE
逻辑 控制
7
段
DECODE
1000’s 100’s 10’s 1’s
至 转变 驱动器
从 比较器 输出
数字的
地面
÷
4
时钟
40 39 38
osc 1
osc 2
osc 3
V+
测试
500
Ω
计数器
计数器 计数器 计数器
1
V+
37
27
c
一个
b
c
d
f
g
e
一个
b
一个
b
c
d
f
g
e
一个
b
c
d
f
g
e
†
†
三 反相器
一个 反相器 显示 为 clarity
图示 8. icl7107 数字的 部分
时钟
内部的 至 部分
40 39
38
地 icl7107
÷
4
时钟
内部的 至 部分
40 39
38
÷
4
rc 振荡器
R
C
测试 icl7106
图示 9b.
图示 9. 时钟 电路
图示 9a.
icl7106, icl7107, icl7106s, icl7107s
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