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快 和 ls ttl 数据
MC74F161A
•
MC74F163A
CP
D
便条:
这个 图解 是 提供 仅有的 为 这 understanding 的 逻辑 行动 和 应当 不 是 使用 至 估计 传播 延迟.
逻辑 图解
detail 一个 detail 一个
detail 一个
detail 一个
P
0
P
1
P
3
P
2
CEP
CET
CP
Q
0
Q
1
Q
2
Q
3
MR
(mc74f161a)
SR
(mc74f163a)
Q
0
Q
0
TC
CP
CP D
Q Q
C
D
MC74F161A
MC74F163A
MC74F163A
仅有的
MC74F161A
仅有的
PE
函数的 描述
这mc74f161a 和 mc74f163a 计数 在 modulo-16
二进制的sequence. 从 状态 15 (hhhh) 它们 increment 至
状态0 (llll). 这 时钟 输入 的 所有 flip-flops 是 驱动 在
并行的通过 一个 时钟 buffer. 因此 所有 改变 的 这 q 输出-
puts (除了 预定的至 主控 重置 的 这 mc74f161a) 出现
作一个 结果 的, 和 同步的 和, 这 低-至-高 transi-
tion的 这 cp 输入 信号. 这 电路 有 四 基本的
模式的 运作, 在 顺序 的 precedence: 异步的 re-
设置(mc74f161a), 同步的 重置 (mc74f163a),并行的
加载, 计数-向上 和 支撑. five 控制 输入
主控 重置
(mr
,mc74f161a), 同步的 重置 (sr, mc74f163a),
并行的使能 (pe
), 计数 使能 并行的 (cep) 和 计数
使能 trickle (cet) — 决定 这 模式的 运作, 作
显示 在 这 函数 表格. 一个 低 信号 在 mr
overrides
所有其它 输入 和 asynchronously forces 所有 输出 低.一个
低信号 在 sr
overrides counting和 并行的 加载
和准许 所有 输出 至 go 低 在这 next rising 边缘 的
cp.一个 低 信号 在 pe
overrides counting 和 准许 infor-
mation在 这 并行的 数据 (p
n
) 输入 至 是 承载 在 这
flip-flops在 这 nextrising 边缘 的 cp. 和 pe
和 mr
(mc74f161a)或者 sr(mc74f163a) 高, cep 和 cet每-
mitcounting 当 两个都 是 高. 相反地, 一个 低 信号
在 也 cep 或者 cet inhibits counting.
这mc74f161a 和 mc74f163a 使用 d-类型 边缘-trig-
geredflip-flops 和 changing 这 sr
, pe, cep, 和 cet 在-
puts当 这 cp 是 在 也 状态 做 不 导致 errors, pro-
vided那 这 推荐 建制 和 支撑 时间, 和
遵守 至 这 rising 边缘 的 cp, 是 observed.
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