–3–rev. 0
AD7898
参数 限制 在 t
最小值
, t
最大值
单位 描述
模式 0 运作
t
1
40 ns 最小值
CONVST
Pulsewidth
t
2
26
2
ns 最小值 sclk 高 pulsewidth, v
驱动
= 5 v
±
5%
t
3
26
2
ns 最小值 sclk 低 pulsewidth, v
驱动
= 5 v
±
5%
30
2
ns 最小值 sclk 高 pulsewidth v
驱动
= 2.7 v 至 3.6 v
30
2
ns 最小值 sclk 低 pulsewidth v
驱动
= 2.7 v 至 3.6 v
t
4
60
3
ns 最大值 数据 进入 时间 之后 下落 边缘 的 sclk, v
驱动
= 5 v
±
5%
t
4
70
3
ns 最大值 数据 进入 时间 之后 下落 边缘 的 sclk, v
驱动
= 2.7 v 至 3.6 v
t
5
20 ns 最小值 数据 支撑 时间 之后 下落 边缘 的 sclk
t
6
50
4
ns 最大值 总线 relinquish 时间 之后 下落 边缘 的 sclk
t
转变
3.3
µ
s
模式 1 运作
f
SCLK
5
1 khz 最小值
3.7 mhz 最大值
t
转变
16
×
t
SCLK
t
SCLK
= 1/f
SCLK
4.33
µ
s 最大值 f
SCLK
= 3.7 mhz
t
安静
100 ns 最小值 最小 安静 时间 必需的 在 conversions
t
2
70 ns 最小值
CS
至 sclk 建制 时间
t
3
3
40 ns 最大值 延迟 从
CS
直到 sdata 三-状态 无能
t
4
3
80 ns 最大值 数据 进入 时间 之后 sclk 下落 边缘
t
5
108 ns 最小值 sclk 高 pulsewidth
t
6
108 ns 最小值 sclk 低 pulsewidth
t
7
60 ns 最小值 sclk 至 数据 有效的 支撑 时间
t
8
4
20 ns 最小值 sclk 下落 边缘 至 sdata 高 阻抗
60 ns 最大值 sclk 下落 边缘 至 sdata 高 阻抗
t
电源-向上
4.33
µ
s 最大值 电源-向上 时间 从 电源-向下 模式
注释
1
样本 测试 在 25
°
c 至 确保 遵从. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的 v
DD
) 和 安排时间 从 一个 电压 水平的 的 1.6 v.
2
这 sclk 最大 频率 是 15 mhz 为 模式 0 运作 为 220 ksps throughput 和 v
驱动
= 5 v
±
5%, sclk = 13 mhz 和 v
驱动
= 2.7 v 至 3.6 v.
这 mark/空间 比率 为 sclk 是 指定 为 在 least 40% 高 时间 (和 相应的 60% 低 时间) 或者 40% 低 时间 (和 相应的 60% 高 time). 作
这 sclk 频率 是 减少, 这 mark/空间 比率 将 相异, 提供 限制 是 不 超过. 小心 必须 是 带去 当 接合 至 账户 为 这 数据 进入
时间, t
4
, 和 这 设置-向上 时间 必需的 为 这 用户 处理器. 这些 二 时间 将 决定 这 最大 sclk 频率 那 这 用户’s 系统 能 运作 和.
看 串行 接口 部分.
3
量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 这 输出 至 交叉 0.8 v 或者 2.0 v.
4
t
6
和 t
8
是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 is然后 extrapo-
lated 后面的 至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间, t
6
和 t
8
, quoted 在 这 定时 特性 是 这 真实 总线
relinquish 时间 的 这 部分 和 是 独立 的 这 总线 加载.
5
mark/空间 比率 为 这 sclk 输入 是 40/60 至 60/40.
规格 主题 至 改变 没有 注意.
定时 规格
1
(v
DD
= 4.75 v 至 5.25 v; v
驱动
= 2.7 v 至 5.25 v; ref 在 = 2.5 v; t
一个
= t
最小值
至 t
最大值
, 除非 否则
指出.)
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