AD1955
rev. prf -5-
PRELIMIN一个Ry technic一个l d一个TA
管脚 函数 描述
管脚 i/o 管脚 名字 描述
1 DVDD 数字的 电源 供应 连接 至 数字的 5v 供应.
2 输入 ef_wclk/lrclk 文字 时钟 在 外部 过滤 模式.
left/正确的 时钟 输入 为 输入 数据 在 pcm 模式.
3 输入 ef_bclk/bclk 位 时钟 输入 在 外部 过滤 模式. 位 时钟 输入 为 输入 数据 在 pcm 模式.
4 输入 ef_ldata/sdata 8fs 或者 4fs l-ch 数据 输入 在 外部 过滤 模式. 数据 应当 是 msb 第一 二’s
complement format. 在 这 pcm 模式, 串行 输入, msb 第一, containing 二
途径(left 和 正确的) 的 16 至 24bit 二’s complement 1fs 数据.
5 输入 ef_rdata 8fs 或者 4fs r-ch 数据 输入 在 外部 过滤 模式. 数据 应当 是 msb 第一 二’s
complement format. 不 使用 在 pcm 模式
6 i/o dsd_sclk 变换 时钟 输入 为 dsd 数据. 这个 时钟 应当 是 64x44.1khz, 2.8224mhz 或者
128x44.1khz, 5.6448mhz 在 正常的 模式 或者 128x44.1khz, 5.6448mhz 或者
256x44.1khz, 11.2896mhz 在 阶段 模式.
7 输入 dsd_ldata dsd left 频道 数据 输入
8 输入 dsd_rdata dsd 正确的 频道 数据 输入
9 i/o dsd_阶段 dsd 阶段 涉及 信号. 这个 时钟 应当 是 64x44.1khz, 2.8224mhz. 如果 不
使用 这个 管脚 应当 是 连接 低.
10 agnd 相似物 地面
11 输出 IOUTR+ 正确的 频道 积极的 相似物 输出.
12 输出 ioutr- 正确的 频道 负的 相似物 输出.
13 输出 FILTR 电压 涉及 过滤 电容 连接. 绕过 和 分离 这 电压
涉及 和 并行的 10uf 和 0.1uf 电容 至 agnd
14 IREF 连接 要点 为 外部 偏差 电阻.
15 AVDD 相似物 电源 供应 连接 至 相似物 5v 供应
16 输出 FILTB 过滤 电容 连接 和 并行的 10uf 和 0.1uf 电容 至 agnd
17 输出 ioutl- left 频道 负的 相似物 输出.
18 输出 IOUTL+ left 频道 积极的 相似物 输出.
19 agnd 相似物 地面
20 输出 ZEROR 正确的 频道 零 标记 输出. 这个 管脚 变得 高 当 这 正确的 频道 有 非
信号 输入 或者 这 dsd 沉默的 模式 是 发现.
21 输出 ZEROL left 频道 零 标记 输出. 这个 管脚 变得 高 当 这 left 频道 有 非 信号
输入 或者 这 dsd 沉默的 模式 是 发现.
22 输入 沉默的 沉默的. assert hi 至 沉默的 两个都 立体的 相似物 输出. deassert lo 为 正常的
运作.
23 输入 pd/rst 电源 向下/重置. 这 ad1955 是 放置 在 一个 重置 状态 和 这 数字的 电路系统 是
powered 向下 当 这个 管脚 是 使保持 lo. 这 ad1955 是 重置 在 这 rising 边缘 的
这个 信号. 这 串行 控制 端口 寄存器 是 重置 至 这 default 值. 连接 hi
为 正常的 运作.
24 输入 CDATA 串行 控制 输入, msb 第一, containing 16 位 的 unsigned 数据. 使用 为
specifying 控制 信息 和 频道-明确的 attenuation.
25 输入 CLATCH 获得 输入 为 控制 数据.
26 输入 CCLK 控制 时钟 输入 为 控制 数据. 控制 输入 数据 必须 是 有效的 在 这 rising
边缘 的 cclk. cclk 将 是 持续的 或者 gated.
27 输入 MCLK 主控 时钟 输入. 连接 至 一个 外部 时钟 源.
28 dgnd 数字的 地面
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