飞利浦 半导体 产品 规格
SC26C562
cmos 双 普遍的 串行 communications 控制
(cduscc)
1998 sep 04
8
直流 电的 特性
4,5
T
一个
= 0
°
c 至 +70
°
c, v
CC
= 5.0v +10%
4,5
标识 参数 测试 情况
限制
单位
标识 参数 测试情况
最小值 Typ 最大值
单位
输入 低 电压:
V
IL
所有 除了 x1/clk 0.8 V
x1/clk 0.8 V
V
IH
输入 高 电压 除了 x1/clk
0 至 70
C
2.0 V
–40 至 +85
C
2.3 V
x1/clk 0.8 x v
CC
V
CC
V
V
OL
输出 低 电压:
所有 除了 IRQN
7
I
OL
=5.3ma(comm), 4.8ma(ind) V
IRQN I
OL
=8.8ma(comm), 7.8ma(ind) 0.5 V
V
OH
输出 高 电压: 0.5
(除了 打开 流 输出) I
OH
= –400
µ
一个 V
CC
–0.5 V
I
ILX1
x1/clk 输入 低 电流
10
V
在
= 0, x2 = 打开
–150
0.0
µ
一个
I
IHX1
x1/clk 输入 高 电流
10
V
在
= v
CC
, x2 = 地
–150
150
µ
一个
I
SCX2
x2 短的 电路 电流
x1 = 打开, v
在
= 0
V
在
= v
CC
–15
+15
毫安
毫安
I
IL
输入 低 电流
–15
I
IL
resetn, txdakn, rxdakn V
在
= 0
–15
–0.5
µ
一个
I
I
输入 泄漏 电流
V
在
= 0 至 v
cc,
0 至 70
C
–40 至 +85
C
–1
–10
+1
+10
µ
一个
I
OZH
输出 止 电流 高, 3-状态 数据 总线
V
在
= v
cc,
0 至 70
C
–40 至 +85
C
+1
+10
µ
一个
I
OZL
输出 止 电流 低, 3-状态 数据 总线
V
在
= 0
,
0 至 70
C
–40 至 +85
C
–1
–10
µ
一个
I
ODL
打开 流 输出 低 电流 在 止
状态: eopn, rdyn –15 –0.5
µ
一个
IRQN V
在
= 0 –1
µ
一个
I
ODH
打开 流 输出 高 电流 在 止
状态: eopn, irqn, rdyn V
在
= v
CC
–1 1
µ
一个
I
CC
13
电源 供应 电流
(看 图示 19 为 graphs)
0 至 70
C
–40 至 +85
C
25
80
95
毫安
C
在
输入 电容
9
V
CC
= 地 = 0 10 pF
C
输出
输出 电容
9
V
CC
= 地 = 0 15 pF
C
i/o
输入/输出 电容
9
V
CC
= 地 = 0 20 pF
注释:
1. 压力 在之上 那些 列表 下面 绝对 最大 比率 将 导致 永久的 损坏 至 这 设备. 这个 是 一个 压力 比率 仅有的 和
函数的 运作 的 这 设备 在 这些 或者 任何 其它 情况 在之上 那些 表明 在 这 运作 部分 的 这个 规格 是 不
暗指.
2. 时钟 将 是 stopped (直流) 为 测试 目的, 或者 当 cduscc 是 在 非-运算的 模式.
3. 这个 产品 包含 电路系统 specifically 设计 为 这 保护 的 它的 内部的 设备 从 损害的 影响 的 excessive 静态的
承担. nonetheless, 它 是 建议的 那 常规的 预防措施 是 带去 至 避免 应用 任何 电压 大 比 这 评估 maxima.
4. 参数 是 有效的 在 指定 温度 范围.
5. 所有 电压 度量 是 关联 至 地面 (地). 为 测试, 所有 输入 除了 x1/clk 摆动 在 0.2v 和 3.0v 和 一个 transi-
tion 时间 的 20ns 最大. 为 x1/clk, 这个 摆动 是 在 0.2v 和 4.4v. 所有 时间 度量 是 关联 在 输入 voltages 的
0.2v 和 3.0v 和 输出 电压 的 0.8v 和 2.0v, 作 appropriate.
6. 看 图示 20 为 测试 情况 为 输出.
7. tests 为 打开 流 输出 是 将 至 保证 切换 的 这 输出 晶体管. 度量 的 这个 回馈 是 referenced 从
中点 的 这 切换 信号 至 一个 要点 0.2v 在之上 这 真实的 输出 信号 水平的. 这个 要点 代表 噪音 余裕 那 assures 真实
切换 有 occurred.
8. 执行 的 这 有效的 command (之后 它 是 latched) 需要 3 rising edges 的 x1 (看 图示 15).
9. 这些 值 是 不 explicitly 测试; 它们 是 有保证的 用 设计 和 描绘 数据.
10. x1/clk 和 x2 是 不 测试 和 一个 结晶 安装.
11. x1/clk 频率 必须 是 在 least 这 faster 的 这 接受者 或者 传输者 串行 数据 比率.
12. 定时 是 illustrated 和 关联 至 这 wrn 和 rdn 输入. 这 设备 将 也 是 运作 和 csn 作 这 ‘strobing’ 输入. csn
和 rdn (也 csn 和 wrn) 是 anded 内部. 作 一个 consequence, 这 信号 asserted last initiates 这 循环 和 这 信号negated
第一 terminates 这 循环.
13. V
O
= 0 至 v
CC
, rx 和 tx clocks 在 10mhz, x1 时钟 在 10mhz.
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