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LB11872H
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参数 标识 情况
比率
单位
最小值 典型值 最大值
[lock 发现 output]
输出 饱和 电压
vld (sat)
ild = 10 毫安 0.15 0.5 V
输出 泄漏 电流
ild (leak)
vld = 28 v 10 µA
[fg output]
输出 饱和 电压
vfg (sat)
ifg = 5 毫安 0.15 0.5 V
输出 泄漏 电流
ifg (leak)
vfg = 28 v 10 µA
[drive block]
dead zone 宽度 VDZ 和 这 阶段 是 锁 50 100 300 mV
输出 idling 电压 VID 6 mV
向前 增益 1 GDF+1 和 阶段 锁 0.4 0.5 0.6 deg
向前 增益 2 GDF+2 和 阶段 unlocked 0.8 1.0 1.2 deg
反转 增益 1 GDF–1 和 阶段 锁 –0.6 –0.5 –0.4 deg
反转 增益 2 GDF–2 和 阶段 unlocked –0.8 –1.0 –1.2 deg
acceleration command 电压 VSTA 5.0 5.6 V
deceleration command 电压 VSTO 0.8 1.5 V
向前 limiter 电压 VL1 rf = 22
Ω
0.53 0.59 0.65 V
反转 limiter 电压 VL2 rf = 22
Ω
0.32 0.37 0.42 V
[csd 振荡器 circuit]
振动 频率 f
OSC
c = 0.022 µf 31 Hz
高-水平的 管脚 电压 V
CSDH
4.3 4.8 5.3 V
低-水平的 管脚 电压 V
CSDL
0.75 1.15 1.55 V
外部 电容 承担 和 释放 电流
I
CHG
3 5 7 µA
锁 发现 延迟 计数 CSDCT1 7
时钟 截止 保护 运行 计数 CSDCT2 2
锁 保护 计数 CSDCT3 31
最初的 重置 电压 V
RES
0.60 0.80 V
[clock 输入 block]
外部 输入 频率 f
CLK
400 10000 Hz
高-水平的 输入 电压 V
IH
(clk) 设计 目标 值 2.0 VREG V
低-水平的 输入 电压 V
IL
(clk) 设计 目标 值 0 1.0 V
输入 打开 电压 V
IO
(clk) 2.7 3.0 3.3 V
hysteresis 宽度 V
是
(clk) 设计 目标 值 0.1 0.2 0.3 V
高-水平的 输入 电流 I
IH
(clk) v (clk) = vreg 140 185 µA
低-水平的 输入 电流 I
IL
(clk) v (clk) = 0 v –185 –140 µA
[s/s pin]
高-水平的 输入 电压 V
IH
(s/s) 2.0 VREG V
低-水平的 输入 电压 V
IL
(s/s) 0 1.0 V
输入 打开 电压 V
IO
(s/s) 2.7 3.0 3.3 V
hysteresis 宽度 V
是
(s/s) 0.1 0.2 0.3 V
高-水平的 输入 电流 I
IH
(s/s) v (s/s) = vreg 140 185 µA
低-水平的 输入 电流 I
IL
(s/s) v (s/s) = 0 v –185 –140 µA
三-阶段 逻辑
out1 至 out3 (h: 源, l: 下沉)
为 in1 至 in3, “h” 意思 那 in+ 是 更好 比 in–, 和 “l” 意思 in– 是 更好 比 in+.
为 out1 至 out3, “h” 意思 这 输出 是 一个 源, 和 “l” 意思 那 它 是 一个 下沉.
IN1 IN2 IN3 OUT1 OUT2 OUT3
H L H L H M
H L L L M H
H H L M L H
L H L H L M
L H H H M L
L L H M H L
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