非. 7257 -8/13
LB11872H
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管脚 非. 管脚 函数 相等的 电路
时钟 输入.
低: 0 至 1.0 v
高: 2.0 v 至 vreg
这个 管脚 变得 至 这 高 水平的 当 打开.
16 CLK
VREG
33k
Ω
5k
Ω
16
30k
Ω
阶段 锁 状态 发现 输出
这个 输出 变得 至 这 在 状态 当 这 pll 锁
状态 是 发现.
这个 是 一个 打开-集电级 输出.
17 LD
VREG
17
阶段 比较器 输出 (pll 输出)
这个 管脚 输出 这 阶段 错误 作 一个 脉冲波 信号 和
varying 职责.这 输出 电流 增加 作 这 职责
变为 小.
18 PD
VREG
18
错误 放大器 在 放 管脚.19 EI
VREG
300
Ω
19
错误 放大器 输出 管脚.
这 输出 电流 增加 当 这个 输出 是 高.
20 EO
VREG
20
300
Ω
40k
Ω
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