详细地 描述
这 max9323 低-skew, 低-jitter, 时钟 和 数据 dri-
ver distributes 一个 的 二 单独的-结束 lvcmos 输入
信号 至 四 差别的 lvpecl 输出. 一个 输入
多路调制器 准许 选择 的 一个 的 这 二 输入 sig-
nals. 这 输出 驱动器 运作 在 发生率 向上 至
1.5ghz. 这 max9323 运作 从 3.0v 至 3.6v,
制造 它 完美的 为 3.3v 系统.
数据 输入
单独的-结束 lvcmos 输入
这 max9323 accepts 二 单独的-结束 lvcmos
输入 (clk0 和 clk1, 图示 1). 一个 内部的 谈及-
ence (v
CC
/2) 提供 这 输入 thresold 电压 为
clk0 和 clk1. clk_sel 选择 这 clk0 输入 或者
clk1 输入 至 是 转变 至 四 差别的 lvpecl
信号 (看 表格 1). 连接 clk_sel 至 地 至
选择 clk0. 连接 clk_sel 至 v
CC
至 选择 clk1.
clk0 和 clk1 是 牵引的 至 地 通过 内部的
51k
Ω
电阻器, 当 不 连接.
clk_en 输入
clk_en 使能/使不能运转 这 差别的 输出 的 这
max9323. 连接 clk_en 至 v
CC
至 使能 这 differ-
ential 输出. 这 (q_,
q_
) 输出 是 驱动 至 一个 differ-
ential 低 情况 当 clk_en = 地. 各自
差别的 输出 一双 使不能运转 下列的 successive ris-
ing 和 下落 edges 在 clk_, 之后 clk_en connects 至
地. 两个都 一个 rising 和 下落 边缘 在 clk_ 是 必需的
至 完全 这 使能/使不能运转 函数 (图示 2).
clk_sel 输入
clk_sel 选择 这个 单独的-结束 lvcmos 输入
信号 是 输出 differentially 作 四 lvpecl 信号.
连接 clk_sel 至 地 至 选择 这 clk0 输入.
MAX9323
一个-至-四 lvcmos-至-lvpecl
输出 时钟 和 数据 驱动器
_______________________________________________________________________________________ 5
管脚 描述
管脚
TSSOP QFN
名字 函数
1 18 地 地面. 提供 一个 低-阻抗 连接 至 这 地面 平面.
2 19 clk_en
同步的 输出 使能. 连接 clk_en 至 v
CC
或者 leave floating 至 使能 这
差别的 输出. 连接 clk_en 至 地 至 使不能运转 这 差别的 输出. 当
无能, q_ asserts 低 和
q_
asserts 高. 一个 内部的 51k
Ω
pullup 电阻 至 v
CC
准许
clk_en 至 是 left floating.
3 20 clk_sel
时钟 选择 输入. 连接 clk_sel 至 v
CC
至 选择 这 clk1 输入. 连接 clk_sel 至
地 或者 leave floating 至 选择 这 clk0 输入. 仅有的 这 选择 clk_ 信号 是 reproduced
在 各自 输出. 一个 内部的 51k
Ω
pulldown 电阻 至 地 准许 clk_sel 至 是 left floating.
4 1 CLK0
lvcmos 时钟 输入. 当 clk_sel = 地, 各自 设置 的 输出 differentially reproduces
clk0. 一个 内部的 51k
Ω
pulldown 电阻 至 地 forces 这 输出 (q_,
q_
) 至 差别的 低
当 clk0 是 left 打开 或者 在 地, clk_sel = 地, 和 这 输出 是 使能.
5, 7, 8, 9 2, 4, 5, 6 n.c. 非 连接. 不 内部 连接.
6 3 CLK1
lvcmos 时钟 输入. 当 clk_sel = v
CC
, 各自 设置 的 输出 differentially reproduces
clk1. 一个 内部的 51k
Ω
pulldown 电阻 至 地 forces 这 输出 (q_,
q_
) 至 差别的 低
当 clk1 是 left 打开 或者 在 地, clk_sel = v
CC
, 和 这 输出 是 使能.
10, 13, 18 7, 10, 15 V
CC
积极的 供应 电压. 绕过 v
CC
至 地 和 三 0.01µf 和 一个 0.1µf 陶瓷的
电容. 放置 这 0.01µf 电容 作 关闭 至 各自 v
CC
输入 作 可能 (一个 每 v
CC
输入). 连接 所有 v
CC
输入 一起, 和 绕过 至 地 和 一个 0.1µf 陶瓷的 电容.
11 8
Q3
反相的 差别的 lvpecl 输出. terminate
Q3
至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
12 9 Q3 同相 差别的 lvpecl 输出. terminate q3 至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
14 11
Q2
反相的 差别的 lvpecl 输出. terminate
Q2
至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
15 12 Q2 同相 差别的 lvpecl 输出. terminate q2 至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
16 13
Q1
反相的 差别的 lvpecl 输出. terminate
Q1
至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
17 14 Q1 同相 差别的 lvpecl 输出. terminate q1 至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
19 16
Q0
反相的 差别的 lvpecl 输出. terminate
Q0
至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
20 17 Q0 同相 差别的 lvpecl 输出. terminate q0 至 (v
CC
- 2v) 和 一个 50
Ω
±1% 电阻.
: 点此下载
