连接 clk_sel 至 v
CC
至 选择 这 clk1 输入. 一个
内部的 51k
Ω
pulldown 电阻 至 地 准许
clk_sel 至 是 left floating.
产品 信息
输出 末端
terminate 两个都 输出 的 各自 差别的 一双 通过
50
Ω
至 (v
CC
- 2v) 或者 使用 一个 相等的 thevenin termi-
nation. 使用 完全同样的 末端 在 各自 输出 为 这
最低 输出-至-输出 skew. terminate 两个都 输出
当 deriving 一个 单独的-结束 信号 从 一个 差别的
输出. 为 例子, 使用 q0 作 一个 单独的-结束 输出-
放 需要 末端 为 两个都 q0 和
Q0
.
确保 那 这 输出 电流 做 不 violate 这 cur-
rent 限制 作 指定 在 这
绝对 最大
比率
表格. 注意到 这 设备
’
s 总的 热的 限制
下面 所有 运行 情况.
电源-供应 bypassing
绕过 v
CC
至 地 使用 三 0.01µf 陶瓷的
电容 和 一个 0.1µf 陶瓷的 电容. 放置 这
0.01µf 电容 (一个 每 v
CC
输入) 作 关闭 至 v
CC
作 可能 (看 这
典型 运行 电路
). 使用
多样的 绕过 vias 至 降低 parasitic 电感.
电路 板 查出
输入 和 输出 查出 特性 影响 这 perfor-
mance 的 这 max9323. 连接 各自 输入 和 输出
至 一个 50
Ω
典型的 阻抗 查出 至 降低
reflections. 避免 discontinuities 在 差别的 imped-
ance 和 maximize 一般模式 噪音 免除 用
维持 这 距离 在 差别的 查出
和 avoiding sharp corners. 降低 这 号码 的
vias 至 阻止 阻抗 discontinuities. 降低
skew 用 相一致 这 电的 长度 的 这 查出.
碎片 信息
晶体管 计数: 4430
处理: bicmos
MAX9323
一个-至-四 lvcmos-至-lvpecl
输出 时钟 和 数据 驱动器
_______________________________________________________________________________________ 7
输入 输出
clk_en clk_sel 选择 源 Q0
–
Q3
Q0
–
Q3
0 0 CLK0 无能, 牵引的 至 逻辑 低 无能, 牵引的 至 逻辑 高
0 1 CLK1 无能, 牵引的 至 逻辑 低 无能, 牵引的 至 逻辑 高
1 0 CLK0 使能 使能
1 1 CLK1 使能 使能
表格 1. 控制 输入 表格
MAX9323
0
1
地
V
CC
51k
Ω
51k
Ω
地
51k
Ω
地
51k
Ω
CLK0
clk_en
CLK1
clk_sel
D
CLK
Q
Q0
Q0
Q1
Q1
Q2
Q2
Q3
Q3
地
V
CC
V
CC
V
CC
函数的 图解
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