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S3028 sonet/sdh/atm oc-3/oc-12 transceiver
12月 13, 1999 / 修订 h
transceiver 函数的
描述
传输者 运作
这 s3028 transceiver 碎片 执行 这 serializing
平台 在 这 处理 的 一个 transmit sonet sts-3 或者
sts-12 位 串行 数据 stream. 它 converts 这8-位 par-
allel 19.44, 38.88 或者 77.76 mbyte/秒 数据 stream
在 位 串行 format 在 155.52 或者 622.08 mbit/秒.
diagnostic loopback 是 提供 (传输者 至 re-
ceiver). 线条 loopback 是 也 提供 (接受者-至-
传输者).
一个 高-频率 位 时钟 能 是 发生 从 一个
19.44, 38.88, 51.84 或者 77.76 mhz 频率 谈及ence
用 使用 一个 integral 频率 synthesizer consisting 的
一个 阶段-锁 循环 电路 和 一个 分隔物 在 这 循环.
时钟 synthesizer
这 时钟 synthesizer, 显示 在 这 块 图解 在
图示 4, 是 一个 大而单一的 pll 那 发生 这
串行 输出 时钟 阶段 同步 和 这 输入
涉及 时钟 (refclk). 那里 是 三 选择-
能 输出 时钟 发生率 那 是 synthesizable
从 任何 的 四 可选择的 涉及 发生率 为
sonet/sdh 运作.
这 模式 输入 选择 这 输出 串行 时钟 fre-
quency 至 是 622.08 mhz 为 sts-12, 或者 155.52
mhz 为 sts-3. 它们的 发生率 是 选择 作
显示 在 表格 2.
表格 2. 时钟 频率 选项
在 顺序 至 满足 这 0.01 ui sonet jitter一代
specifications, 这 最大 涉及 时钟 jitter
必须 是 有保证的 在 这 12 khz 至 1 mhz 带宽-
宽度 为 这 sts-3 运行 模式. 为 详细信息 的
涉及 时钟 jitter (所需的)东西, 看 表格 4.
这 on–chip pll 组成 的 一个 阶段 探测器, 这个
比较 这 阶段 relationship 在 这 vco 输出-
放 和 这 refclk 输入, 一个 循环 过滤 这个 converts
这 阶段 探测器 输出 在 一个 平整的 直流 电压, 和
一个 vco, 谁的 频率 是 varied 用 这个 电压.
这 循环 过滤 发生 一个 vco 控制 电压 为基础
在 这 平均 直流 水平的 的 这 阶段 discriminator
输出 脉冲. 这 循环 过滤’s corner 频率 是
优化 至 降低 输出 阶段 jitter.
定时 发生器
这 定时 发生器 函数, seen 在 图示 4, pro-
vides 二 独立的 功能. 它 提供 一个 字节 比率
版本 的 这 tsclk, 和 一个 mechanism 为 aligning
这 阶段 在 这 新当选的 字节 时钟 和 这
时钟 这个 负载 这 并行的-至-串行 变换 寄存器.
这 pclk 输出 是 一个 字节 比率 版本 的 tsclk.
为 sts-12, 这 pclk 频率 是 77.76 mhz, 和
为 sts-3, 它的 频率 是 19.44 或者 38.88 mhz.
pclk 是 将 为 使用 作 一个 8-位 并行的 时钟 为
upstream multiplexing 和 overhead 处理 cir-
cuits. 使用 pclk 为 upstream 电路 将 确保 一个
稳固的 频率 和 阶段 relationship 在 这
数据 coming 在 和 leaving 这 s3028 设备.
在 这 并行的-至-串行 转换 处理, 这 在-
coming 数据 是 passed 从 这 piclk 8-位 并行的
时钟 定时 domain 至 这 内部 发生 串行
时钟 定时 domain, 这个 是 阶段 排整齐 至
tsclk.
表格 3. 涉及 频率 选项
表格 4. 涉及 jitter 限制
这 refsel[1:0] 输入 在 结合体 和 这模式
输入 选择 这 比率 在 这 输出 时钟 fre-
quency 和 这 涉及 输入 频率, 作 显示
在 表格 3. 这个 比率 是 调整 为 各自 的 这 四
运行 模式 所以 那 这 涉及 频率 se-
lected 用 这 refsel[1:0] 是 这 一样 为 所有
模式.
这 refclk 输入 必须 是 发生 从 一个 differ-
ential pecl 结晶 振荡器 这个 有 一个 频率
精度 那 满足 这 值 指定 在 表格 9 在
顺序 为 这 tsclk 频率 至 有 这 一样
精度 必需的 为 运作 在 一个 sonet 系统.
EDO我的cneuqerFkcolCtuptuOedoMgnitarepO
1zhm80.22621-sts
0zhm25.5513-sts
ycneuqerF
dnaB
ecnerefeRmumixaM
rettiJkcolC
edoMgnitarepO
zHM5otzHk21smrsp4121-sts
zHM1otzHk21smrsp653-sts
]0:1[lesfer
kcolCecnerefeR
ycneuqerF
edoMgnitarepO
00zhm44.913-sts,21-sts
10zhm88.833-sts,21-sts
01zhm48.153-sts,21-sts
11zhm67.7721-sts
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