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S3028
sonet/sdh/atm oc-3/oc-12 transceiver
12月 13, 1999 / 修订 h
接受者 运作
这 s3028 transceiver 碎片 提供 这 第一 平台
的 这 数字的 处理 的 一个 receive sonet sts-3
或者 sts-12 位-串行 stream. 它 converts 这 位-串行
155.52 或者 622.08 mbit/秒 数据 stream 在 一个 19.44,
38.88 或者 77.76 mbyte/秒 并行的 数据 format. 一个
loopback 模式 是 提供 为 diagnostic loopback
(传输者 至 接受者). 一个 额外的 loopback 模式
是 提供 为 线条 loopback (接受者 至 传输者).
框架 和 字节 boundary 发现
这 框架 和 字节 boundary 发现 电路系统
searches 这 新当选的 数据 为 三 consecutive a1
字节 followed 立即 用 三 consecutive a2
字节. framing 模式 发现 是 使能 和 dis-
abled 用 这 输出 的 框架 (oof) 输入. 发现 是
使能 用 一个 rising 边缘 在 oof, 和 仍然是 en-
abled 为 这 持续时间 那 oof 是 设置 高. 它 是
无能 当 一个 framing 模式 是 发现 之后
oof 是 设置 低. 当 framing 模式 发现 是
使能, 这 framing 模式 是 使用 至 locate 字节
和 框架 boundaries 在 这 新当选的 数据 stream
(rsd 或者 looped 传输者 数据). 这 定时 genera-
tor 块 takes 这 located 字节 boundary 和 使用 它
至 块 这 新当选的 数据 stream 在 字节 为 输出-
放 在 这 并行的 输出 数据 总线 (pout[7:0]).
当 framing 模式 发现 是 使能, 这
框架 boundary 是 reported 在 这 框架 脉冲波 (fp)
输出 当 任何 48-位 模式 相一致 这 framing
模式 是 发现 在 这 新当选的 数据 stream.
当 framing 模式 发现 是 无能, 这 字节
boundary 是 frozen 至 这 location 建立 当 detec-
tion 是 先前 使能. 仅有的 framing patterns
排整齐 至 这 fixed 字节 boundary 是 表明 在
这 fp 输出.
这 probability 那 随机的 数据 在 一个 sts-3 或者
sts-12 stream 将 发生 这 48-位 framing pat-
tern 是 极其 小. 它 是 高级地 improbable 那 一个
mimic 模式 将 出现 在里面 一个 框架 的 数据.
因此, 这 时间 至 相一致 这 第一 框架 模式
和 至 核实 它 和 向下-stream 电路系统, 在 这 next
occurrence 的 这 模式, 是 预期的 至 是 较少
比 这 必需的 250
µ
s, 甚至 为 极其 高 位
错误 比率.
once 向下-stream overhead 电路系统 有 核实
那 框架 和 字节 同步 是 准确无误的, 这
oof 输入 能 是 设置 低 至 使不能运转 这 框架
搜索 处理 从 trying 至 同步 至 一个 mimic
框架 模式.
串行 至 并行的 转换器
这 串行 至 并行的 转换器 组成 的 三 8-位
寄存器. 这 第一 是 一个 串行-在, 并行的-输出 变换 reg-
ister, 这个 执行 串行 至 并行的 转换
clocked 用 这 时钟 恢复 块. 这 第二 是
一个 8-位 内部的 支持 寄存器, 这个 transfers
数据 从 这 串行 至 并行的 寄存器 在 字节
boundaries 作 决定 用 这 框架 和 字节
boundary 发现 块. 在 这 下落 边缘 的 这
自由 运动 poclk, 这 数据 在 这 支持 寄存器
是 transferred 至 一个 输出 支持 寄存器 这个
驱动 pout[7:0].
这 延迟 通过 这 串行 至 并行的 转换器 能
相异 从 1.5 至 2.5 字节 时期 (12 至 20 串行 位
时期) 量过的 从 这 第一 位 的 一个 新当选的
字节 至 这 beginning 的 这 并行的 输出 的 那
字节. 这 变化 在 这 延迟 是 依赖 在 这
排成直线 的 这 内部的 并行的 加载 定时, 这个 是
同步 至 这 数据 字节 boundaries, 和 re-
spect 至 这 下落 边缘 的 poclk, 这个 是
独立 的 这 字节 boundaries. 这 有利因素 的
这个 串行 至 并行的 转换器 是 那 poclk 是 neither
truncated 也不 扩展 在 reframe sequences.
这 定时 发生器 也 生产 一个 反馈 ref-
erence 时钟 至 这 时钟 synthesizer. 一个 计数器
divides 这 synthesized 时钟 向下 至 这 一样 fre-
quency 作 这 涉及 时钟 refclk. 这 pll
在 这 时钟 synthesizer 维持 这 稳固 的 这
synthesized 时钟 用 comparing 这 阶段 的 这
内部的 时钟 和 那 的 这 涉及 时钟
(refclk). 这 modulus 的 这 计数器 是 一个 函数
的 这 涉及 时钟 频率 和 这 运行
频率.
并行的-至-串行 转换器
这 并行的-至-串行 转换器 显示 在 图示 4 是
包括 的 二 8-位 宽 寄存器. 这 第一 regis-
ter latches 这 数据 从 这 pin[7:0] 总线 在 这
rising 边缘 的 piclk. 这 第二 寄存器 是 一个 paral-
lel loadable 变换 寄存器 这个 takes 它的 并行的
输入 从 这 第一 寄存器.
一个 内部 发生 字节 时钟, 这个 是 阶段
排整齐 至 这 transmit 串行 时钟 作 描述 在
这 定时 发生器 描述, activates 这 paral-
lel 数据 转移 在 寄存器. 这 串行 数据 是
shifted 输出 的 这 第二 寄存器 在 这 tsclk 比率.
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