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S3028 sonet/sdh/atm oc-3/oc-12 transceiver
12月 13, 1999 / 修订 h
其它 运行 模式
diagnostic loopback
当 这 diagnostic loopback 使能 (dleb) 输入
是 起作用的, 一个 loopback 从 这 传输者 至 这 re-
ceiver 在 这 串行 数据 比率 能 是 设置 向上 为
diagnostic 目的. 这 差别的 串行 输出 数据
从 这 传输者 是 routed 至 这 串行-至-并行的
块 在 放置 的 这 正常的 数据 stream (rsd).
线条 loopback
这 线条 loopback 电路系统 组成 的 alternate 时钟
和 数据 输出 驱动器. 为 这 s3028, 它 选择 这
源 的 这 数据 和 时钟 这个 是 输出 在 tsd
和 tsclk. 当 这 线条 loopback 使能
(lleb) 输入 是 inactive, 它 选择 数据 和 时钟
从 这 并行的 至 串行 转换器 块. 当
lleb 是 起作用的, 它 forces 这 输出 数据 多路调制器
至 选择 数据 和 时钟 从 这 rsd 和 rsclk
输入, 和 一个 receive-至-transmit loopback 能 是
established 在 这 串行 数据 比率. diagnostic
loopback 和 线条 loopback 能 是 起作用的 在 这
一样 时间.
循环 定时
在 循环 定时 模式, 这 时钟 synthesizer pll 的 这
s3028 是 绕过, 和 这 定时 的 这 全部
传输者 部分 是 控制 用 这 receive se-
rial 时钟, rsclkp/n. 这个 模式 是 entered 用
设置 这 testen 输入 至 一个 ttl 高 水平的.
这 内部的 pll 持续 至 运作 在 这个 模式,
和 持续 作 这 源 为 这 19mck. 如果 这个
信号 是 正在 使用 (e.g. 作 这 涉及 为 一个
外部 时钟 恢复 设备 此类 作 这 amcc
s3026), 这 refclkp/n 和 refsel[1:0] 输入
必须 是 合适的 驱动 在 也 19.44 mhz 或者 51.84
mhz 模式. 这 19mck 输出 应当 不 是 使用
在 循环 定时 模式 如果 77.76 或者 38.88 mhz 涉及
运作 是 选择. 这 模式 输入 有 非 效应
在 这 传输者 运作 如果 循环 定时 是 选择.
向前 clocking
为 两个都 77.76 mhz 和 38.88 mhz 涉及 运算-
限定, 这 s3028 运作 在 这 向前 clocking
模式. 这 pll locks 这 pclk 输出 的 这 trans-
mitter 部分 至 这 refclk 和 一个 fixed 和
repeatable 阶段 relation. 这个 准许 这 传输者
数据 源 至 也 是 这 定时 源 为 这 se-
rial 时钟 综合.
为 运作 在 19.44 mhz 和 51.84 mhz 谈及-
ences, 独立的 定时 paths 是 使用 为 pll 控制
和 pclk 一代, 和 向前 clocking 是 不
推荐.
"squelched 时钟" 运作
一些 整体的 视力的 接受者/时钟 恢复
modules 强迫 它们的 recovered 串行 receive 时钟
输出 至 这 逻辑 零 状态 如果 这 视力的 信号 是
移除 或者 减少 在下 一个 fixed 门槛. 这个
情况 是 陪同 用 这 预期的
deassertion 的 这 信号 发现 输出.
这 s3028b 有 被 设计 为 运作 和
时钟 恢复 设备 那 提供 持续的 串行
时钟 为 seamless 向下 stream clocking 在 这
事件 的 视力的 信号 丧失. 为 运作 和 一个
视力的 transceiver 那 提供 这 “squelched
clock” 行为 作 描述 在之上, 这 s3028b 能
是 运作 在 这 “squelched 时钟 mode” 用 设置-
ting 这 buswidth 输入 低, (4 位 模式 在 155.52
mbit/s 比率) 当 这 模式 输入 是 设置 高 (622.08
mbit/s 比率). "squelched 时钟" 模式 是 有 在
622.08 mbit/s 模式 仅有的.
这 receive 串行 时钟, rsclkp/n, 是 使用 为 所有
接受者 定时 当 这 sdpecl/sdttl 输入 是
在 这 起作用的 状态. 当 这 sdpecl/sdttl 输入
是 放置 在 这 inactive 状态, (通常地 用 这
deassertion 的 lockdet 或者 信号 发现 从 这
视力的 transceiver/时钟 恢复 单位) 这 transmit-
ter 串行 时钟 将 是 使用 至 维持 定时 在 这
接受者 部分. 这个 将 准许 这 poclk 至 con-
tinue 至 run 和 这 并行的 输出 至 完全齐平 输出 这
last received characters 和 假设 这 所有 零
状态 imposed 在 这 串行 数据 输入.
在 这个 模式 那里 将 是 一个 随机的 1.6 nsec 短的-
ening 或者 lengthening 的 这 poclk 循环, 结果
在 一个 apparent 阶段 变换 在 这 poclk 在 这
deassertion 的 这 信号 发现 情况. 另一
类似的 阶段 变换 将 出现 当 这 信号 发现
情况 是 reasserted.
在 这 正常的 运行 模式 和 两个都 模式 和
buswidth 输入 高, 那里 将 是 非 阶段
discontinuities 在 这 poclk 输出 在 信号
丧失 或者 reacquisition (假设 运作 和 con-
tinuous clocking 从 这 cru 设备 此类 作 这
amcc s3026 或者 s3027)
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