9 的 21 六月 20, 2000
79RC32364™
*notice: 这 信息 在 这个 文档 是 主题 至 改变 没有 注意
pcst(2:0) i/o pcst(2:0)/modebit(2:0)
pc 查出 状态 信息
111 (stl) pipe 线条 stall
110 (jmp) branch/jump 形式 和 pc 输出
101 (brt) branch/jump 形式 和 非 pc 输出
100 (exp) 例外 发生 和 一个 例外 vector 代号 输出
011 (seq) sequential 效能
010 (tst) 查出 是 outputted 在 pipeline stall 时间
001 (tsq) 查出 触发 输出 在 效能 时间
000 (dbm) run debug 模式
在 电源-在 重置 (cold 重置), pcst(2:0) serves 作 modebit(2:0).
pcst(4:3) i/o pcst(4:3)/modebit(4:3)
pc 查出 状态 信息. 保留 管脚 为 future expansion. 在 电源-在 重置, pcst(4:3) serves 作 modebit(4:3).
DebugBoot I DebugBoot
这 debug 激励 输入 是 使用 在 重置 和 forces 这 cpu 核心 至 引领 一个 debug 例外 在 这 终止 的 这 重置 sequence
instead 的 一个 重置 例外. 这个 使能 这 cpu 至 激励 从 这 ice 探查 没有 having 这 外部 记忆 working. this
输入 信号 是 水平的 敏感的 和 是 不 latched 内部. 这个 信号 将 也 设置 这 jtagbrk 位 在 这 jtag_控制_register[12].
时钟/控制 接口
MasterClk I MasterClock
这个 输入 时钟 是 这 总线 时钟. 这 核心 频率 是 获得 用 乘以 这个 时钟 向上.
VccP I VccP
安静 vcc 为 pll.
VssP I VssP
安静 vss 为 pll.
vcc i/o I 供应 电压 为 输出 缓存区.
vcc 核心 I 供应 电压 为 内部的 逻辑.
Vss I 地面.
管脚 类型 描述
表格 3 系统 接口 管脚 描述 (页 4 的 4)
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