ADS930
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SBAS059A
是 推荐 至 满足 这 评估 效能 specifica-
tions. 不管怎样, 这 ads930 效能 是 tolerant 至 职责
循环 变化 的 作 更 作
±
10%, 这个 应当 不
影响 这 效能. 为 产品 运行 和
输入 发生率 向上 至 nyquist (f
CLK
/2) 或者 undersampling
产品, 特定的 仔细考虑 必须 是 制造 至 提供
一个 时钟 和 非常 低 jitter. 时钟 jitter leads 至 aperture
jitter (t
一个
) 这个 能 是 这 ultimate 限制 在 实现
好的 snr 效能. 这 下列的 等式 显示 这
relationship 在 aperture jitter, 输入 频率 和 这
信号-至-噪音 比率:
snr = 20log10 [1/(2
π
f
在
t
一个
)] (4)
LV
DD
, 这 数字的 输出 水平 将 相异 各自. 它 是
推荐 至 限制 这 风扇-输出 至 一个 在 顺序 至 保持 这
电容的 加载 在 这 数据 线条 在下 这 指定
15pf. 如果 需要, 外部 缓存区 或者 latches 将 是 使用
至 提供 这 增加 益处 的 isolating 这 模数转换器 从 任何
数字的 activities 在 这 总线 连接 后面的 高 频率
噪音 这个 degrades 这 效能.
电源-向下 模式
这 ads930’s 低 电源 消耗量 能 是 减少 甚至
更远 用 初始的 一个 电源-向下 模式. 为 这个, 这 电源
向下 管脚 (管脚 17) 必须 是 系 至 一个 逻辑 “high” 减少
这 电流 描绘 从 这 供应 用 大概 70%. 在
正常的 运作, 这 电源-向下 模式 是 无能 用 一个
内部的 拉-向下 电阻 (50k
Ω
).
在 电源-向下, 这 数字的 输出 是 设置 在 3-状态.
和 这 时钟 应用, 这 转换器 做 不 准确地
处理 这 抽样 信号. 之后 removing 这 电源-向下
情况, 这 输出 数据 从 这 下列的 5 时钟 循环
是 invalid (数据 latency).
解耦 和 grounding
仔细考虑
这 ads930 有 一些 供应 管脚, 一个 的 这个 是
专心致志的 至 供应 仅有的 这 输出 驱动器 (lv
DD
). 这
remaining 供应 管脚 是 不 分隔 在 相似物 和 数字的
供应 管脚 自从 它们 是 内部 连接 在 这 碎片.
为 这个 reason, 它 是 推荐 那 这 转换器 是
treated 作 一个 相似物 组件 和 至 电源 它 从 这
相似物 供应 仅有的. 数字的 供应 线条 常常 carry 高
水平 的 噪音 这个 能 couple 后面的 在 这 转换器 和
限制 效能.
因为 的 这 pipeline architecture, 这 转换器 也
发生 高 频率 过往旅客 和 噪音 那 是 喂养
后面的 在 这 供应 和 涉及 线条. 这个 需要 那
这 供应 和 涉及 管脚 是 sufficiently 绕过.
图示 8 显示 这 推荐 解耦 scheme 为 这
相似物 供应. 在 大多数 具体情况 0.1
µ
f 陶瓷的 碎片 电容
是 足够的 至 保持 这 阻抗 低 在 一个 宽 fre-
quency 范围. 它们的 成效 largely 取决于 在 这
proximity 至 这 单独的 供应 管脚. 因此, 它们
应当 是 located 作 关闭 作 可能 至 这 供应 管脚.
数字的 输出
那里 是 一个 5.0 时钟 循环 数据 latency 从 这 开始 转变
信号 至 这 有效的 输出 数据. 这 标准 输出 编码
是 笔直地 补偿 二进制的 在哪里 一个 全部 规模 输入 信号
corresponds 至 所有 “1’s” 在 这 输出. 这 数字的 输出 的
这 ads930 能 是 设置 至 一个 高 阻抗 状态 用 驱动
这 oe (管脚 16) 和 一个 逻辑 “hi”. 正常的 运作 是
达到 和 管脚 16 “lo” 或者 floating 预定的 至 内部的 拉-
向下 电阻器. 这个 函数 是 提供 为 testability
目的 但是 是 不 推荐 至 是 使用 dynamically.
这 数字的 输出 的 这 ads930 是 标准 cmos
stages 和 设计 至 是 兼容 至 两个都 高 速
ttl 和 cmos 逻辑 families. 这 逻辑 门槛 是 为
低-电压 cmos: v
OL
= 0.4v, v
OH
= 2.4v, 这个 准许
这 ads930 至 直接地 接口 至 3v-逻辑. 这 数字的
输出 驱动器 的 这 ads930 使用 一个 专心致志的 数字的 供应
管脚 (管脚 2, lv
DD
) 看 图示 7. 用 调整 这 电压 在
表格 i. 编码 表格 为 这 ads930.
+fs (在 = +2v) 11111111
+FS
–
1LSB 11111111
+FS
–
2LSB 11111110
+3/4 全部 规模 11100000
+1/2 全部 规模 11000000
+1/4 全部 规模 10100000
+1LSB 10000001
双极 零 (在 +1.5v) 10000000
–
1LSB 01111111
–
1/4 全部 规模 01100000
–
1/2 全部 规模 01000000
–
3/4 全部 规模 00100000
–
fs +1lsb 00000001
–
fs (在 = +1v) 00000000
笔直地 补偿 二进制的
(sob)
单独的-结束 输入 管脚 12
(在 = 1.5v 直流) floating 或者 lo
+V
S
+LV
DD
ADS930
数字的
输出
平台
图示 7. 独立 供应 连接 为 输出
平台.
V
S
1
13
14
地
ADS930
0.1µf
V
S
18
19
20
地
0.1µf
V
S
28
0.1µf
图示 8. 推荐 bypassing 为 相似物 供应
管脚.
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