WM2124
进步 信息
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ai rev 1.2 january 2003
8
串行 接口 定时
参数 标识 最小值 典型值 最大值 单位
最大 时钟 比率
f
SCLK
20 mhz
sclk 脉冲波 宽度 高
t
WH
25 ns
sclk 脉冲波 宽度 低
t
WH
25 ns
建制 时间, csb 低在之前 第一 负的 sclk 边缘
t
su(cs_ck)
5 ns
cbs 高 宽度
t
wh(cs)
10 ns
建制 时间, 16
th
负的 sclk 边缘 在之前 csb rising 边缘
t
su(c16_ck)
5 ns
建制 时间, 数据 准备好 在之前 sclk 下落 边缘
t
su(d)
5 ns
支撑 时间, 数据 使保持 有效的 之后 sclk 下落 边缘
t
su(h)
5 ns
定时 选项
运行 模式 模式 SELB 定时 图解 图示
80mhz 输入 时钟, 双-总线 输出, c
输出
= 40mhz
0 0 1
40mhz 输入 时钟, 双-总线 输出, c
输出
= 40mhz
1 0 2
80mhz 输入 时钟, 单独的-总线 输出, c
输出
= 40mhz
0 1 3
80mhz 输入 时钟, 单独的-总线 输出, c
输出
= 80mhz
1 1 4
定时 图解
图示 1 定时 图解, 双 总线 输出 - 选项 1
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