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资料编号:1123424
 
资料名称:CS82C84AZ96
 
文件大小: 291K
   
说明
 
介绍:
CMOS Clock Generator Driver
 
 


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7
fn2974.3
12月 6, 2005
交流 电的 规格
V
CC
= +5v
±
10%,
T
一个
= 0
o
c 至 +70
o
c (c82c84a),
T
一个
= -40
o
c 至 +85
o
c (i82c84a),
T
一个
= -55
o
c 至 +125
o
c (m82c84a)
标识 参数
限制
单位
(便条 1)
测试
情况最小值 最大值
定时 (所需的)东西
(1)
TEHEL 外部 频率 高 时间 13 - ns 90%-90% v
(2)
TELEH 外部 频率 低 时间 13 - ns 10%-10% v
(3)
TELEL efi 时期 36 - ns
xtal 频率 2.4 25 MHz 便条 2
(4)
TR2VCL rdy1, rdy2 起作用的 建制 至 clk 35 - ns async = 高
(5)
TR1VCH rdy1, rdy2 起作用的 建制 至 clk 35 - ns async = 低
(6)
TR1VCL rdy1, rdy2 inactive 建制 至 clk 35 - ns
(7)
TCLR1X rdy1, rdy2 支撑 至 clk 0 - ns
(8)
TAYVCL ASYNC
建制 至 clk 50 - ns
(9)
TCLAYX ASYNC
支撑 至 clk 0 - ns
(10)
TA1VR1V 一个EN1
, aen2建制 至 rdy1, rdy2 15 - ns
(11)
TCLA1X AEN1
, aen2支撑 至 clk 0 - ns
(12)
TYHEH csync 建制 至 efi 20 - ns
(13)
TEHYL csync 支撑 至 efi 20 - ns
(14)
TYHYL csync 宽度 2
TELEL - ns
(15)
TI1HCL RES
建制 至 clk 65 - ns 便条 3
(16)
TCLI1H RES
支撑 至 clk 20 - ns 便条 3
定时 responses
(17)
TCLCL clk 循环 时期 125 - ns 便条 6
(18)
TCHCL clk 高 时间 (1/3 tclcl) +2.0 - ns 便条 6
(19)
TCLCH clk 低 时间 (2/3 tclcl) -15.0 - ns 便条 6
(20)
(21)
TCH1CH2
TCL2CL1
clk 上升 或者 下降 时间 - 10 ns 1.0v 至 3.0v
(22)
TPHPL pclk 高 时间 tclcl-20 - ns 便条 6
(23)
TPLPH pclk 低 时间 tclcl-20 - ns 便条 6
(24)
TRYLCL 准备好 inactive 至 clk (看 便条 4) -8 - ns 便条 4
(25)
TRYHCH 准备好 起作用的 至 clk (看 便条 3) (2/3 tclcl) -15.0 - ns 便条 5
(26)
TCLIL clk 至 重置 延迟 - 40 ns
(27)
TCLPH clk 至 pclk 高 延迟 - 22 ns
(28)
TCLPL clk 至 pclk 低 延迟 - 22 ns
(29)
TOLCH osc 至 clk 高 延迟 -5 22 ns
(30)
TOLCL osc 至 clk 低 延迟 2 35 ns
注释:
1. 测试 作 跟随: f = 2.4mhz, v
IH
= 2.6v, v
IL
= 0.4v, c
L
= 50pf, v
OH
1.5v, v
OL
1.5v, 除非 否则 指定. res和 f/c必须 转变
在 0.4v 和 v
CC
-0.4v. 输入 上升 和 下降 时间 驱动 在 1ns/v. v
IL
V
IL
(最大值) - 0.4v 为 csync 管脚. v
CC
= 4.5v 和 5.5v.
2. 测试 使用 efi 或者 x1 输入 管脚.
3. 建制 和 支撑 需要 仅有的 至 保证 recognition 在 next 时钟.
4. 应用 仅有的 至 t2 states.
5. 应用 仅有的 至 t3 tw states.
6. 测试 和 efi 输入 频率 = 4.2mhz.
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